RISCV uses the no-CAS version of MCS-PDR locks
authorAndrew Waterman <waterman@eecs.berkeley.edu>
Wed, 16 May 2012 00:40:51 +0000 (17:40 -0700)
committerAndrew Waterman <waterman@eecs.berkeley.edu>
Wed, 16 May 2012 00:40:51 +0000 (17:40 -0700)
commit27ee2b847a9fb78c4c2ed6c266d39eb04356a981
treeb7c320e6e6e5ad9240a7ad25687ec9952b901eae
parent716debeb6a1b9b2f7588416fa9e18479a2ff5b4b
RISCV uses the no-CAS version of MCS-PDR locks

These ones don't know how to figure out what vcore in particular needs to run,
so they make all (preempted) vcores run.  It'll eventually work out.

Also, the reason we needed to do this was because RISCV's CAS is busted and
does not allow independent access of the variable.  All accesses to (current)
RISCV CAS variables needs to be through CAS.

Note this means that registering event queues for blocking syscalls is busted.
user/parlib/mcs.c