d77733a719e9dfef12d6754e88997eaac0cabbc5
[akaros.git] / user / vmm / apic.c
1 /*
2  * APIC emulation
3  *
4  * Copyright 2015 Google Inc.
5  *
6  * See LICENSE for details.
7  */
8
9 #include <stdio.h>
10 #include <sys/types.h>
11 #include <pthread.h>
12 #include <sys/stat.h>
13 #include <fcntl.h>
14 #include <parlib/arch/arch.h>
15 #include <parlib/ros_debug.h>
16 #include <unistd.h>
17 #include <errno.h>
18 #include <stdlib.h>
19 #include <string.h>
20 #include <sys/uio.h>
21 #include <stdint.h>
22 #include <err.h>
23 #include <sys/mman.h>
24 #include <ros/vmm.h>
25 #include <vmm/virtio.h>
26 #include <vmm/virtio_mmio.h>
27 #include <vmm/virtio_ids.h>
28 #include <vmm/virtio_config.h>
29
30 #define APIC_CONFIG 0x100
31
32 int debug_apic = 1;
33 #define DPRINTF(fmt, ...) \
34         if (debug_apic) { fprintf(stderr, "apic: " fmt , ## __VA_ARGS__); }
35
36
37 struct apicinfo {
38         int state; // not used yet. */
39         int id;
40         uint64_t apicbase;
41         uint64_t ioapicbase;
42 };
43
44 static struct apicinfo apicinfo;
45
46 enum {
47         reserved,
48         readonly = 1,
49         readwrite = 3,
50         writeonly = 2
51 };
52
53 struct {
54         char *name;
55         int mode;
56         uint32_t value;
57 } apicregs[256] = {
58 [0x00] {.name = "Reserved", .mode =  reserved},
59 [0x01] {.name = "Reserved", .mode =  reserved},
60 [0x02] {.name = "Local APIC ID Register Read/Write.", .mode = readwrite},
61 [0x03] {.name = "Local APIC Version Register Read Only.", .mode = readonly},
62 [0x04] {.name = "Reserved", .mode =  reserved},
63 [0x05] {.name = "Reserved", .mode =  reserved},
64 [0x06] {.name = "Reserved", .mode =  reserved},
65 [0x07] {.name = "Reserved", .mode =  reserved},
66 [0x08] {.name = "Task Priority Register (TPR) Read/Write.", .mode = readwrite},
67 [0x09] {.name = "Arbitration Priority Register1 (APR) Read Only.", .mode = readonly},
68 [0x0A] {.name = "Processor Priority Register (PPR) Read Only.", .mode = readonly},
69 [0x0B] {.name = "EOI Register Write Only.", .mode = writeonly},
70 [0x0C] {.name = "Remote Read Register1 (RRD) Read Only", .mode = readonly},
71 [0x0D] {.name = "Logical Destination Register Read/Write.", .mode = readwrite},
72 [0x0E] {.name = "Destination Format Register Read/Write (see Section", .mode = readwrite},
73 [0x0F] {.name = "Spurious Interrupt Vector Register Read/Write (see Section 10.9.", .mode = readwrite},
74 [0x10] {.name = "In-Service Register (ISR); bits 31:0 Read Only.", .mode = readonly},
75 [0x11] {.name = "In-Service Register (ISR); bits 63:32 Read Only.", .mode = readonly},
76 [0x12] {.name = "In-Service Register (ISR); bits 95:64 Read Only.", .mode = readonly},
77 [0x13] {.name = "In-Service Register (ISR); bits 127:96 Read Only.", .mode = readonly},
78 [0x14] {.name = "In-Service Register (ISR); bits 159:128 Read Only.", .mode = readonly},
79 [0x15] {.name = "In-Service Register (ISR); bits 191:160 Read Only.", .mode = readonly},
80 [0x16] {.name = "In-Service Register (ISR); bits 223:192 Read Only.", .mode = readonly},
81 [0x17] {.name = "In-Service Register (ISR); bits 255:224 Read Only.", .mode = readonly},
82 [0x18] {.name = "Trigger Mode Register (TMR); bits 31:0 Read Only.", .mode = readonly},
83 [0x19] {.name = "Trigger Mode Register (TMR); bits 63:32 Read Only.", .mode = readonly},
84 [0x1A] {.name = "Trigger Mode Register (TMR); bits 95:64 Read Only.", .mode = readonly},
85 [0x1B] {.name = "Trigger Mode Register (TMR); bits 127:96 Read Only.", .mode = readonly},
86 [0x1C] {.name = "Trigger Mode Register (TMR); bits 159:128 Read Only.", .mode = readonly},
87 [0x1D] {.name = "Trigger Mode Register (TMR); bits 191:160 Read Only.", .mode = readonly},
88 [0x1E] {.name = "Trigger Mode Register (TMR); bits 223:192 Read Only.", .mode = readonly},
89 [0x1F] {.name = "Trigger Mode Register (TMR); bits 255:224 Read Only.", .mode = readonly},
90 [0x20] {.name = "Interrupt Request Register (IRR); bits 31:0 Read Only.", .mode = readonly},
91 [0x21] {.name = "Interrupt Request Register (IRR); bits 63:32 Read Only.", .mode = readonly},
92 [0x22] {.name = "Interrupt Request Register (IRR); bits 95:64 Read Only.", .mode = readonly},
93 [0x23] {.name = "Interrupt Request Register (IRR); bits 127:96 Read Only.", .mode = readonly},
94 [0x24] {.name = "Interrupt Request Register (IRR); bits 159:128 Read Only.", .mode = readonly},
95 [0x25] {.name = "Interrupt Request Register (IRR); bits 191:160 Read Only.", .mode = readonly},
96 [0x26] {.name = "Interrupt Request Register (IRR); bits 223:192 Read Only.", .mode = readonly},
97 [0x27] {.name = "Interrupt Request Register (IRR); bits 255:224 Read Only.", .mode = readonly},
98 [0x28] {.name = "Error Status Register Read Only.", .mode = readonly},
99 [0x29 ] {.name = "Reserved", .mode =  reserved},
100 [0x2a] {.name = "Reserved", .mode =  reserved},
101 [0x2b] {.name = "Reserved", .mode =  reserved},
102 [0x2c] {.name = "Reserved", .mode =  reserved},
103 [0x2d] {.name = "Reserved", .mode =  reserved},
104 [0x2E] {.name = "Reserved", .mode =  reserved},
105 [0x2F] {.name = "LVT CMCI Register Read/Write.", .mode = readwrite},
106 [0x30] {.name = "Interrupt Command Register (ICR); bits 0-31 Read/Write.", .mode = readwrite},
107 [0x31] {.name = "Interrupt Command Register (ICR); bits 32-63 Read/Write.", .mode = readwrite},
108 [0x32] {.name = "LVT Timer Register Read/Write.", .mode = readwrite},
109 [0x33] {.name = "LVT Thermal Sensor Register2 Read/Write.", .mode = readwrite},
110 [0x34] {.name = "LVT Performance Monitoring Counters Register3 Read/Write.", .mode = readwrite},
111 [0x35] {.name = "LVT LINT0 Register Read/Write.", .mode = readwrite},
112 [0x36] {.name = "LVT LINT1 Register Read/Write.", .mode = readwrite},
113 [0x37] {.name = "LVT Error Register Read/Write.", .mode = readwrite},
114 [0x38] {.name = "Initial Count Register (for Timer) Read/Write.", .mode = readwrite},
115 [0x39] {.name = "Current Count Register (for Timer) Read Only.", .mode = readonly},
116 [0x3A] {.name = "Reserved", .mode =  reserved},
117 [0x3a]{.name = "Reserved", .mode =  reserved},
118 [0x3b]{.name = "Reserved", .mode =  reserved},
119 [0x3c]{.name = "Reserved", .mode =  reserved},
120 [0x3D]{.name = "Reserved", .mode =  reserved},
121 [0x3E] {.name = "Divide Configuration Register (for Timer) Read/Write.", .mode = readwrite},
122 [0x3F] {.name = "Reserved", .mode =  reserved},
123 };
124
125 static uint32_t apic_read(uint64_t offset)
126 {
127
128         uint32_t low;
129
130         DPRINTF("apic_read offset %s 0x%x\n", apicregs[offset].name, (int)offset);
131
132         if (! apicregs[offset].mode & 1) {
133                 fprintf(stderr, "Attempt to read %s, which is %s\n", apicregs[offset].name,
134                         apicregs[offset].mode == 0 ?  "reserved" : "writeonly");
135                 // panic? what to do?
136                 return (uint32_t) -1;
137         }
138
139         // no special cases yet.
140         switch (offset) {
141         default:
142                 DPRINTF("%s: return %08x\n", apicregs[offset].name, apicregs[offset].value);
143                 return apicregs[offset].value;
144                 break;
145         }
146         return 0;
147 }
148
149 static void apic_write(uint64_t offset, uint32_t value)
150 {
151         uint64_t val64;
152         uint32_t low, high;
153
154         DPRINTF("apic_write offset %s 0x%x value 0x%x\n", apicregs[offset].name, (int)offset, value);
155
156         if (! apicregs[offset].mode & 2) {
157                 fprintf(stderr, "Attempt to write %s, which is %s\n", apicregs[offset].name,
158                         apicregs[offset].mode == 0 ?  "reserved" : "readonly");
159                 // panic? what to do?
160                 return;
161         }
162
163         switch (offset) {
164         default:
165                 DPRINTF("%s: Set to %08x\n", apicregs[offset].name, value);
166                 apicregs[offset].value = value;
167                 break;
168         }
169
170 }
171
172 int apic(struct vmctl *v, uint64_t gpa, int destreg, uint64_t *regp, int store)
173 {
174         uint32_t offset = gpa & 0xfffff;
175         /* basic sanity tests. */
176         // TODO: Should be minus the base but FIXME
177         offset = gpa & 0xfffff;
178         if (offset & 0xf) {
179                 DPRINTF("bad register offset; low nibl is non-zero\n");
180                 return -1;
181         }
182         offset >>= 4;
183         if (offset > APIC_CONFIG) {
184                 DPRINTF("Bad register offset: 0x%x and max is 0x%x\n", gpa, gpa + APIC_CONFIG);
185                 return -1;
186         }
187
188         if (store) {
189                 apic_write(offset, *regp);
190                 DPRINTF("Write: mov %s to %s @%p val %p\n", regname(destreg), apicregs[offset].name, gpa, *regp);
191         } else {
192                 *regp = apic_read(offset);
193                 DPRINTF("Read: Set %s from %s @%p to %p\n", regname(destreg), apicregs[offset].name, gpa, *regp);
194         }
195
196 }