user/perfmon/events/amd64_events_fam10h.h

   1 /*
   2  * Copyright (c) 2011 Google, Inc
   3  * Contributed by Stephane Eranian <eranian@gmail.com>
   4  *
   5  * Regenerated from previous version by:
   6  * Copyright (c) 2007 Advanced Micro Devices, Inc.
   7  * Contributed by Robert Richter <robert.richter@amd.com>
   8  *
   9  * Permission is hereby granted, free of charge, to any person obtaining a copy
  10  * of this software and associated documentation files (the "Software"), to deal
  11  * in the Software without restriction, including without limitation the rights
  12  * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell copies
  13  * of the Software, and to permit persons to whom the Software is furnished to do so,
  14  * subject to the following conditions:
  15  *
  16  * The above copyright notice and this permission notice shall be included in all
  17  * copies or substantial portions of the Software.
  18  *
  19  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR IMPLIED,
  20  * INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, FITNESS FOR A
  21  * PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT
  22  * HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF
  23  * CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE
  24  * OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  25  *
  26  * This file is part of libpfm, a performance monitoring support library for
  27  * applications on Linux.
  28  *
  29  * This file has been automatically generated.
  30  *
  31  * PMU: amd64_fam10h (AMD64 Fam10h)
  32  */
  33
  34 /* History
  35  *
  36  * May 28 2010 -- Robert Richter, robert.richter@amd.com:
  37  *
  38  * Update from: BIOS and Kernel Developer's Guide (BKDG) For AMD
  39  * Family 10h Processors, 31116 Rev 3.48 - April 22, 2010
  40  *
  41  * Feb 06 2009 -- Robert Richter, robert.richter@amd.com:
  42  *
  43  * Update for Family 10h RevD (Istanbul) from: BIOS and Kernel
  44  * Developer's Guide (BKDG) For AMD Family 10h Processors, 31116 Rev
  45  * 3.20 - February 04, 2009
  46  * This file has been automatically generated.
  47  *
  48  * Update for Family 10h RevC (Shanghai) from: BIOS and Kernel
  49  * Developer's Guide (BKDG) For AMD Family 10h Processors, 31116 Rev
  50  * 3.20 - February 04, 2009
  51  *
  52  *
  53  * Dec 12 2007 -- Robert Richter, robert.richter@amd.com:
  54  *
  55  * Created from: BIOS and Kernel Developer's Guide (BKDG) For AMD
  56  * Family 10h Processors, 31116 Rev 3.00 - September 07, 2007
  57  * PMU: amd64_fam10h (AMD64 Fam10h)
  58  */
  59
  60 static const amd64_umask_t amd64_fam10h_dispatched_fpu[]={
  61    { .uname  = "OPS_ADD",
  62      .udesc  = "Add pipe ops excluding load ops and SSE move ops",
  63      .ucode = 0x1,
  64    },
  65    { .uname  = "OPS_MULTIPLY",
  66      .udesc  = "Multiply pipe ops excluding load ops and SSE move ops",
  67      .ucode = 0x2,
  68    },
  69    { .uname  = "OPS_STORE",
  70      .udesc  = "Store pipe ops excluding load ops and SSE move ops",
  71      .ucode = 0x4,
  72    },
  73    { .uname  = "OPS_ADD_PIPE_LOAD_OPS",
  74      .udesc  = "Add pipe load ops and SSE move ops",
  75      .ucode = 0x8,
  76    },
  77    { .uname  = "OPS_MULTIPLY_PIPE_LOAD_OPS",
  78      .udesc  = "Multiply pipe load ops and SSE move ops",
  79      .ucode = 0x10,
  80    },
  81    { .uname  = "OPS_STORE_PIPE_LOAD_OPS",
  82      .udesc  = "Store pipe load ops and SSE move ops",
  83      .ucode = 0x20,
  84    },
  85    { .uname  = "ALL",
  86      .udesc  = "All sub-events selected",
  87      .ucode = 0x3f,
  88      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
  89    },
  90 };
  91
  92 static const amd64_umask_t amd64_fam10h_retired_sse_operations[]={
  93    { .uname  = "SINGLE_ADD_SUB_OPS",
  94      .udesc  = "Single precision add/subtract ops",
  95      .ucode = 0x1,
  96    },
  97    { .uname  = "SINGLE_MUL_OPS",
  98      .udesc  = "Single precision multiply ops",
  99      .ucode = 0x2,
 100    },
 101    { .uname  = "SINGLE_DIV_OPS",
 102      .udesc  = "Single precision divide/square root ops",
 103      .ucode = 0x4,
 104    },
 105    { .uname  = "DOUBLE_ADD_SUB_OPS",
 106      .udesc  = "Double precision add/subtract ops",
 107      .ucode = 0x8,
 108    },
 109    { .uname  = "DOUBLE_MUL_OPS",
 110      .udesc  = "Double precision multiply ops",
 111      .ucode = 0x10,
 112    },
 113    { .uname  = "DOUBLE_DIV_OPS",
 114      .udesc  = "Double precision divide/square root ops",
 115      .ucode = 0x20,
 116    },
 117    { .uname  = "OP_TYPE",
 118      .udesc  = "Op type: 0=uops. 1=FLOPS",
 119      .ucode = 0x40,
 120    },
 121    { .uname  = "ALL",
 122      .udesc  = "All sub-events selected",
 123      .ucode = 0x7f,
 124      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 125    },
 126 };
 127
 128 static const amd64_umask_t amd64_fam10h_retired_move_ops[]={
 129    { .uname  = "LOW_QW_MOVE_UOPS",
 130      .udesc  = "Merging low quadword move uops",
 131      .ucode = 0x1,
 132    },
 133    { .uname  = "HIGH_QW_MOVE_UOPS",
 134      .udesc  = "Merging high quadword move uops",
 135      .ucode = 0x2,
 136    },
 137    { .uname  = "ALL_OTHER_MERGING_MOVE_UOPS",
 138      .udesc  = "All other merging move uops",
 139      .ucode = 0x4,
 140    },
 141    { .uname  = "ALL_OTHER_MOVE_UOPS",
 142      .udesc  = "All other move uops",
 143      .ucode = 0x8,
 144    },
 145    { .uname  = "ALL",
 146      .udesc  = "All sub-events selected",
 147      .ucode = 0xf,
 148      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 149    },
 150 };
 151
 152 static const amd64_umask_t amd64_fam10h_retired_serializing_ops[]={
 153    { .uname  = "SSE_BOTTOM_EXECUTING_UOPS",
 154      .udesc  = "SSE bottom-executing uops retired",
 155      .ucode = 0x1,
 156    },
 157    { .uname  = "SSE_BOTTOM_SERIALIZING_UOPS",
 158      .udesc  = "SSE bottom-serializing uops retired",
 159      .ucode = 0x2,
 160    },
 161    { .uname  = "X87_BOTTOM_EXECUTING_UOPS",
 162      .udesc  = "X87 bottom-executing uops retired",
 163      .ucode = 0x4,
 164    },
 165    { .uname  = "X87_BOTTOM_SERIALIZING_UOPS",
 166      .udesc  = "X87 bottom-serializing uops retired",
 167      .ucode = 0x8,
 168    },
 169    { .uname  = "ALL",
 170      .udesc  = "All sub-events selected",
 171      .ucode = 0xf,
 172      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 173    },
 174 };
 175
 176 static const amd64_umask_t amd64_fam10h_fp_scheduler_cycles[]={
 177    { .uname  = "BOTTOM_EXECUTE_CYCLES",
 178      .udesc  = "Number of cycles a bottom-execute uop is in the FP scheduler",
 179      .ucode = 0x1,
 180    },
 181    { .uname  = "BOTTOM_SERIALIZING_CYCLES",
 182      .udesc  = "Number of cycles a bottom-serializing uop is in the FP scheduler",
 183      .ucode = 0x2,
 184    },
 185    { .uname  = "ALL",
 186      .udesc  = "All sub-events selected",
 187      .ucode = 0x3,
 188      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 189    },
 190 };
 191
 192 static const amd64_umask_t amd64_fam10h_segment_register_loads[]={
 193    { .uname  = "ES",
 194      .udesc  = "ES",
 195      .ucode = 0x1,
 196    },
 197    { .uname  = "CS",
 198      .udesc  = "CS",
 199      .ucode = 0x2,
 200    },
 201    { .uname  = "SS",
 202      .udesc  = "SS",
 203      .ucode = 0x4,
 204    },
 205    { .uname  = "DS",
 206      .udesc  = "DS",
 207      .ucode = 0x8,
 208    },
 209    { .uname  = "FS",
 210      .udesc  = "FS",
 211      .ucode = 0x10,
 212    },
 213    { .uname  = "GS",
 214      .udesc  = "GS",
 215      .ucode = 0x20,
 216    },
 217    { .uname  = "HS",
 218      .udesc  = "HS",
 219      .ucode = 0x40,
 220    },
 221    { .uname  = "ALL",
 222      .udesc  = "All sub-events selected",
 223      .ucode = 0x7f,
 224      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 225    },
 226 };
 227
 228 static const amd64_umask_t amd64_fam10h_locked_ops[]={
 229    { .uname  = "EXECUTED",
 230      .udesc  = "The number of locked instructions executed",
 231      .ucode = 0x1,
 232    },
 233    { .uname  = "CYCLES_SPECULATIVE_PHASE",
 234      .udesc  = "The number of cycles spent in speculative phase",
 235      .ucode = 0x2,
 236    },
 237    { .uname  = "CYCLES_NON_SPECULATIVE_PHASE",
 238      .udesc  = "The number of cycles spent in non-speculative phase (including cache miss penalty)",
 239      .ucode = 0x4,
 240    },
 241    { .uname  = "CYCLES_WAITING",
 242      .udesc  = "The number of cycles waiting for a cache hit (cache miss penalty).",
 243      .ucode = 0x8,
 244    },
 245    { .uname  = "ALL",
 246      .udesc  = "All sub-events selected",
 247      .ucode = 0xf,
 248      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 249    },
 250 };
 251
 252 static const amd64_umask_t amd64_fam10h_cancelled_store_to_load_forward_operations[]={
 253    { .uname  = "ADDRESS_MISMATCHES",
 254      .udesc  = "Address mismatches (starting byte not the same).",
 255      .ucode = 0x1,
 256    },
 257    { .uname  = "STORE_IS_SMALLER_THAN_LOAD",
 258      .udesc  = "Store is smaller than load.",
 259      .ucode = 0x2,
 260    },
 261    { .uname  = "MISALIGNED",
 262      .udesc  = "Misaligned.",
 263      .ucode = 0x4,
 264    },
 265    { .uname  = "ALL",
 266      .udesc  = "All sub-events selected",
 267      .ucode = 0x7,
 268      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 269    },
 270 };
 271
 272 static const amd64_umask_t amd64_fam10h_data_cache_refills[]={
 273    { .uname  = "SYSTEM",
 274      .udesc  = "Refill from the Northbridge",
 275      .ucode = 0x1,
 276    },
 277    { .uname  = "L2_SHARED",
 278      .udesc  = "Shared-state line from L2",
 279      .ucode = 0x2,
 280    },
 281    { .uname  = "L2_EXCLUSIVE",
 282      .udesc  = "Exclusive-state line from L2",
 283      .ucode = 0x4,
 284    },
 285    { .uname  = "L2_OWNED",
 286      .udesc  = "Owned-state line from L2",
 287      .ucode = 0x8,
 288    },
 289    { .uname  = "L2_MODIFIED",
 290      .udesc  = "Modified-state line from L2",
 291      .ucode = 0x10,
 292    },
 293    { .uname  = "ALL",
 294      .udesc  = "All sub-events selected",
 295      .ucode = 0x1f,
 296      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 297    },
 298 };
 299
 300 static const amd64_umask_t amd64_fam10h_data_cache_refills_from_system[]={
 301    { .uname  = "INVALID",
 302      .udesc  = "Invalid",
 303      .ucode = 0x1,
 304    },
 305    { .uname  = "SHARED",
 306      .udesc  = "Shared",
 307      .ucode = 0x2,
 308    },
 309    { .uname  = "EXCLUSIVE",
 310      .udesc  = "Exclusive",
 311      .ucode = 0x4,
 312    },
 313    { .uname  = "OWNED",
 314      .udesc  = "Owned",
 315      .ucode = 0x8,
 316    },
 317    { .uname  = "MODIFIED",
 318      .udesc  = "Modified",
 319      .ucode = 0x10,
 320    },
 321    { .uname  = "ALL",
 322      .udesc  = "All sub-events selected",
 323      .ucode = 0x1f,
 324      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 325    },
 326 };
 327
 328 static const amd64_umask_t amd64_fam10h_data_cache_lines_evicted[]={
 329    { .uname  = "INVALID",
 330      .udesc  = "Invalid",
 331      .ucode = 0x1,
 332    },
 333    { .uname  = "SHARED",
 334      .udesc  = "Shared",
 335      .ucode = 0x2,
 336    },
 337    { .uname  = "EXCLUSIVE",
 338      .udesc  = "Exclusive",
 339      .ucode = 0x4,
 340    },
 341    { .uname  = "OWNED",
 342      .udesc  = "Owned",
 343      .ucode = 0x8,
 344    },
 345    { .uname  = "MODIFIED",
 346      .udesc  = "Modified",
 347      .ucode = 0x10,
 348    },
 349    { .uname  = "BY_PREFETCHNTA",
 350      .udesc  = "Cache line evicted was brought into the cache with by a PrefetchNTA instruction.",
 351      .ucode = 0x20,
 352    },
 353    { .uname  = "NOT_BY_PREFETCHNTA",
 354      .udesc  = "Cache line evicted was not brought into the cache with by a PrefetchNTA instruction.",
 355      .ucode = 0x40,
 356    },
 357    { .uname  = "ALL",
 358      .udesc  = "All sub-events selected",
 359      .ucode = 0x7f,
 360      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 361    },
 362 };
 363
 364 static const amd64_umask_t amd64_fam10h_l1_dtlb_miss_and_l2_dtlb_hit[]={
 365    { .uname  = "L2_4K_TLB_HIT",
 366      .udesc  = "L2 4K TLB hit",
 367      .ucode = 0x1,
 368    },
 369    { .uname  = "L2_2M_TLB_HIT",
 370      .udesc  = "L2 2M TLB hit",
 371      .ucode = 0x2,
 372    },
 373    { .uname  = "ALL",
 374      .udesc  = "All sub-events selected",
 375      .ucode = 0x3,
 376      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL | AMD64_FL_TILL_FAM10H_REV_B,
 377    },
 378    { .uname  = "L2_1G_TLB_HIT",
 379      .udesc  = "L2 1G TLB hit",
 380      .ucode = 0x4,
 381      .uflags= AMD64_FL_FAM10H_REV_C,
 382    },
 383    { .uname  = "ALL",
 384      .udesc  = "All sub-events selected",
 385      .ucode = 0x7,
 386      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL | AMD64_FL_FAM10H_REV_C,
 387    },
 388 };
 389
 390 static const amd64_umask_t amd64_fam10h_l1_dtlb_and_l2_dtlb_miss[]={
 391    { .uname  = "4K_TLB_RELOAD",
 392      .udesc  = "4K TLB reload",
 393      .ucode = 0x1,
 394    },
 395    { .uname  = "2M_TLB_RELOAD",
 396      .udesc  = "2M TLB reload",
 397      .ucode = 0x2,
 398    },
 399    { .uname  = "1G_TLB_RELOAD",
 400      .udesc  = "1G TLB reload",
 401      .ucode = 0x4,
 402    },
 403    { .uname  = "ALL",
 404      .udesc  = "All sub-events selected",
 405      .ucode = 0x7,
 406      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 407    },
 408 };
 409
 410 static const amd64_umask_t amd64_fam10h_scrubber_single_bit_ecc_errors[]={
 411    { .uname  = "SCRUBBER_ERROR",
 412      .udesc  = "Scrubber error",
 413      .ucode = 0x1,
 414    },
 415    { .uname  = "PIGGYBACK_ERROR",
 416      .udesc  = "Piggyback scrubber errors",
 417      .ucode = 0x2,
 418    },
 419    { .uname  = "LOAD_PIPE_ERROR",
 420      .udesc  = "Load pipe error",
 421      .ucode = 0x4,
 422    },
 423    { .uname  = "STORE_WRITE_PIPE_ERROR",
 424      .udesc  = "Store write pipe error",
 425      .ucode = 0x8,
 426    },
 427    { .uname  = "ALL",
 428      .udesc  = "All sub-events selected",
 429      .ucode = 0xf,
 430      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 431    },
 432 };
 433
 434 static const amd64_umask_t amd64_fam10h_prefetch_instructions_dispatched[]={
 435    { .uname  = "LOAD",
 436      .udesc  = "Load (Prefetch, PrefetchT0/T1/T2)",
 437      .ucode = 0x1,
 438    },
 439    { .uname  = "STORE",
 440      .udesc  = "Store (PrefetchW)",
 441      .ucode = 0x2,
 442    },
 443    { .uname  = "NTA",
 444      .udesc  = "NTA (PrefetchNTA)",
 445      .ucode = 0x4,
 446    },
 447    { .uname  = "ALL",
 448      .udesc  = "All sub-events selected",
 449      .ucode = 0x7,
 450      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 451    },
 452 };
 453
 454 static const amd64_umask_t amd64_fam10h_dcache_misses_by_locked_instructions[]={
 455    { .uname  = "DATA_CACHE_MISSES_BY_LOCKED_INSTRUCTIONS",
 456      .udesc  = "Data cache misses by locked instructions",
 457      .ucode = 0x2,
 458    },
 459    { .uname  = "ALL",
 460      .udesc  = "All sub-events selected",
 461      .ucode = 0x2,
 462      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 463    },
 464 };
 465
 466 static const amd64_umask_t amd64_fam10h_l1_dtlb_hit[]={
 467    { .uname  = "L1_4K_TLB_HIT",
 468      .udesc  = "L1 4K TLB hit",
 469      .ucode = 0x1,
 470    },
 471    { .uname  = "L1_2M_TLB_HIT",
 472      .udesc  = "L1 2M TLB hit",
 473      .ucode = 0x2,
 474    },
 475    { .uname  = "L1_1G_TLB_HIT",
 476      .udesc  = "L1 1G TLB hit",
 477      .ucode = 0x4,
 478    },
 479    { .uname  = "ALL",
 480      .udesc  = "All sub-events selected",
 481      .ucode = 0x7,
 482      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 483    },
 484 };
 485
 486 static const amd64_umask_t amd64_fam10h_ineffective_sw_prefetches[]={
 487    { .uname  = "SW_PREFETCH_HIT_IN_L1",
 488      .udesc  = "Software prefetch hit in the L1.",
 489      .ucode = 0x1,
 490    },
 491    { .uname  = "SW_PREFETCH_HIT_IN_L2",
 492      .udesc  = "Software prefetch hit in L2.",
 493      .ucode = 0x8,
 494    },
 495    { .uname  = "ALL",
 496      .udesc  = "All sub-events selected",
 497      .ucode = 0x9,
 498      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 499    },
 500 };
 501
 502 static const amd64_umask_t amd64_fam10h_memory_requests[]={
 503    { .uname  = "NON_CACHEABLE",
 504      .udesc  = "Requests to non-cacheable (UC) memory",
 505      .ucode = 0x1,
 506    },
 507    { .uname  = "WRITE_COMBINING",
 508      .udesc  = "Requests to write-combining (WC) memory or WC buffer flushes to WB memory",
 509      .ucode = 0x2,
 510    },
 511    { .uname  = "STREAMING_STORE",
 512      .udesc  = "Streaming store (SS) requests",
 513      .ucode = 0x80,
 514    },
 515    { .uname  = "ALL",
 516      .udesc  = "All sub-events selected",
 517      .ucode = 0x83,
 518      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 519    },
 520 };
 521
 522 static const amd64_umask_t amd64_fam10h_data_prefetches[]={
 523    { .uname  = "CANCELLED",
 524      .udesc  = "Cancelled prefetches",
 525      .ucode = 0x1,
 526    },
 527    { .uname  = "ATTEMPTED",
 528      .udesc  = "Prefetch attempts",
 529      .ucode = 0x2,
 530    },
 531    { .uname  = "ALL",
 532      .udesc  = "All sub-events selected",
 533      .ucode = 0x3,
 534      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 535    },
 536 };
 537
 538 static const amd64_umask_t amd64_fam10h_mab_requests[]={
 539    { .uname  = "BUFFER_0",
 540      .udesc  = "Buffer 0",
 541      .ucode = 0x0,
 542      .uflags= AMD64_FL_NCOMBO,
 543    },
 544    { .uname  = "BUFFER_1",
 545      .udesc  = "Buffer 1",
 546      .ucode = 0x1,
 547      .uflags= AMD64_FL_NCOMBO,
 548    },
 549    { .uname  = "BUFFER_2",
 550      .udesc  = "Buffer 2",
 551      .ucode = 0x2,
 552      .uflags= AMD64_FL_NCOMBO,
 553    },
 554    { .uname  = "BUFFER_3",
 555      .udesc  = "Buffer 3",
 556      .ucode = 0x3,
 557      .uflags= AMD64_FL_NCOMBO,
 558    },
 559    { .uname  = "BUFFER_4",
 560      .udesc  = "Buffer 4",
 561      .ucode = 0x4,
 562      .uflags= AMD64_FL_NCOMBO,
 563    },
 564    { .uname  = "BUFFER_5",
 565      .udesc  = "Buffer 5",
 566      .ucode = 0x5,
 567      .uflags= AMD64_FL_NCOMBO,
 568    },
 569    { .uname  = "BUFFER_6",
 570      .udesc  = "Buffer 6",
 571      .ucode = 0x6,
 572      .uflags= AMD64_FL_NCOMBO,
 573    },
 574    { .uname  = "BUFFER_7",
 575      .udesc  = "Buffer 7",
 576      .ucode = 0x7,
 577      .uflags= AMD64_FL_NCOMBO,
 578    },
 579    { .uname  = "BUFFER_8",
 580      .udesc  = "Buffer 8",
 581      .ucode = 0x8,
 582      .uflags= AMD64_FL_NCOMBO,
 583    },
 584    { .uname  = "BUFFER_9",
 585      .udesc  = "Buffer 9",
 586      .ucode = 0x9,
 587      .uflags= AMD64_FL_NCOMBO,
 588    },
 589 };
 590
 591 static const amd64_umask_t amd64_fam10h_system_read_responses[]={
 592    { .uname  = "EXCLUSIVE",
 593      .udesc  = "Exclusive",
 594      .ucode = 0x1,
 595    },
 596    { .uname  = "MODIFIED",
 597      .udesc  = "Modified",
 598      .ucode = 0x2,
 599    },
 600    { .uname  = "SHARED",
 601      .udesc  = "Shared",
 602      .ucode = 0x4,
 603    },
 604    { .uname  = "OWNED",
 605      .udesc  = "Owned",
 606      .ucode = 0x8,
 607    },
 608    { .uname  = "DATA_ERROR",
 609      .udesc  = "Data Error",
 610      .ucode = 0x10,
 611    },
 612    { .uname  = "ALL",
 613      .udesc  = "All sub-events selected",
 614      .ucode = 0x1f,
 615      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 616    },
 617 };
 618
 619 static const amd64_umask_t amd64_fam10h_quadwords_written_to_system[]={
 620    { .uname  = "QUADWORD_WRITE_TRANSFER",
 621      .udesc  = "Octword write transfer",
 622      .ucode = 0x1,
 623    },
 624    { .uname  = "ALL",
 625      .udesc  = "All sub-events selected",
 626      .ucode = 0x1,
 627      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 628    },
 629 };
 630
 631 static const amd64_umask_t amd64_fam10h_requests_to_l2[]={
 632    { .uname  = "INSTRUCTIONS",
 633      .udesc  = "IC fill",
 634      .ucode = 0x1,
 635    },
 636    { .uname  = "DATA",
 637      .udesc  = "DC fill",
 638      .ucode = 0x2,
 639    },
 640    { .uname  = "TLB_WALK",
 641      .udesc  = "TLB fill (page table walks)",
 642      .ucode = 0x4,
 643    },
 644    { .uname  = "SNOOP",
 645      .udesc  = "Tag snoop request",
 646      .ucode = 0x8,
 647    },
 648    { .uname  = "CANCELLED",
 649      .udesc  = "Cancelled request",
 650      .ucode = 0x10,
 651    },
 652    { .uname  = "HW_PREFETCH_FROM_DC",
 653      .udesc  = "Hardware prefetch from DC",
 654      .ucode = 0x20,
 655    },
 656    { .uname  = "ALL",
 657      .udesc  = "All sub-events selected",
 658      .ucode = 0x3f,
 659      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 660    },
 661 };
 662
 663 static const amd64_umask_t amd64_fam10h_l2_cache_miss[]={
 664    { .uname  = "INSTRUCTIONS",
 665      .udesc  = "IC fill",
 666      .ucode = 0x1,
 667    },
 668    { .uname  = "DATA",
 669      .udesc  = "DC fill (includes possible replays, whereas EventSelect 041h does not)",
 670      .ucode = 0x2,
 671    },
 672    { .uname  = "TLB_WALK",
 673      .udesc  = "TLB page table walk",
 674      .ucode = 0x4,
 675    },
 676    { .uname  = "HW_PREFETCH_FROM_DC",
 677      .udesc  = "Hardware prefetch from DC",
 678      .ucode = 0x8,
 679    },
 680    { .uname  = "ALL",
 681      .udesc  = "All sub-events selected",
 682      .ucode = 0xf,
 683      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 684    },
 685 };
 686
 687 static const amd64_umask_t amd64_fam10h_l2_fill_writeback[]={
 688    { .uname  = "L2_FILLS",
 689      .udesc  = "L2 fills (victims from L1 caches, TLB page table walks and data prefetches)",
 690      .ucode = 0x1,
 691    },
 692    { .uname  = "L2_WRITEBACKS",
 693      .udesc  = "L2 Writebacks to system.",
 694      .ucode = 0x2,
 695    },
 696    { .uname  = "ALL",
 697      .udesc  = "All sub-events selected",
 698      .ucode = 0x3,
 699      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 700    },
 701 };
 702
 703 static const amd64_umask_t amd64_fam10h_l1_itlb_miss_and_l2_itlb_miss[]={
 704    { .uname  = "4K_PAGE_FETCHES",
 705      .udesc  = "Instruction fetches to a 4K page.",
 706      .ucode = 0x1,
 707    },
 708    { .uname  = "2M_PAGE_FETCHES",
 709      .udesc  = "Instruction fetches to a 2M page.",
 710      .ucode = 0x2,
 711    },
 712    { .uname  = "ALL",
 713      .udesc  = "All sub-events selected",
 714      .ucode = 0x3,
 715      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 716    },
 717 };
 718
 719 static const amd64_umask_t amd64_fam10h_instruction_cache_lines_invalidated[]={
 720    { .uname  = "INVALIDATING_PROBE_NO_IN_FLIGHT",
 721      .udesc  = "Invalidating probe that did not hit any in-flight instructions.",
 722      .ucode = 0x1,
 723    },
 724    { .uname  = "INVALIDATING_PROBE_ONE_OR_MORE_IN_FLIGHT",
 725      .udesc  = "Invalidating probe that hit one or more in-flight instructions.",
 726      .ucode = 0x2,
 727    },
 728    { .uname  = "ALL",
 729      .udesc  = "All sub-events selected",
 730      .ucode = 0x3,
 731      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 732    },
 733 };
 734
 735 static const amd64_umask_t amd64_fam10h_retired_mmx_and_fp_instructions[]={
 736    { .uname  = "X87",
 737      .udesc  = "X87 instructions",
 738      .ucode = 0x1,
 739    },
 740    { .uname  = "MMX_AND_3DNOW",
 741      .udesc  = "MMX and 3DNow! instructions",
 742      .ucode = 0x2,
 743    },
 744    { .uname  = "PACKED_SSE_AND_SSE2",
 745      .udesc  = "SSE instructions (SSE, SSE2, SSE3, and SSE4A)",
 746      .ucode = 0x4,
 747    },
 748    { .uname  = "ALL",
 749      .udesc  = "All sub-events selected",
 750      .ucode = 0x7,
 751      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 752    },
 753 };
 754
 755 static const amd64_umask_t amd64_fam10h_retired_fastpath_double_op_instructions[]={
 756    { .uname  = "POSITION_0",
 757      .udesc  = "With low op in position 0",
 758      .ucode = 0x1,
 759    },
 760    { .uname  = "POSITION_1",
 761      .udesc  = "With low op in position 1",
 762      .ucode = 0x2,
 763    },
 764    { .uname  = "POSITION_2",
 765      .udesc  = "With low op in position 2",
 766      .ucode = 0x4,
 767    },
 768    { .uname  = "ALL",
 769      .udesc  = "All sub-events selected",
 770      .ucode = 0x7,
 771      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 772    },
 773 };
 774
 775 static const amd64_umask_t amd64_fam10h_fpu_exceptions[]={
 776    { .uname  = "X87_RECLASS_MICROFAULTS",
 777      .udesc  = "X87 reclass microfaults",
 778      .ucode = 0x1,
 779    },
 780    { .uname  = "SSE_RETYPE_MICROFAULTS",
 781      .udesc  = "SSE retype microfaults",
 782      .ucode = 0x2,
 783    },
 784    { .uname  = "SSE_RECLASS_MICROFAULTS",
 785      .udesc  = "SSE reclass microfaults",
 786      .ucode = 0x4,
 787    },
 788    { .uname  = "SSE_AND_X87_MICROTRAPS",
 789      .udesc  = "SSE and x87 microtraps",
 790      .ucode = 0x8,
 791    },
 792    { .uname  = "ALL",
 793      .udesc  = "All sub-events selected",
 794      .ucode = 0xf,
 795      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 796    },
 797 };
 798
 799 static const amd64_umask_t amd64_fam10h_dram_accesses_page[]={
 800    { .uname  = "HIT",
 801      .udesc  = "DCT0 Page hit",
 802      .ucode = 0x1,
 803    },
 804    { .uname  = "MISS",
 805      .udesc  = "DCT0 Page Miss",
 806      .ucode = 0x2,
 807    },
 808    { .uname  = "CONFLICT",
 809      .udesc  = "DCT0 Page Conflict",
 810      .ucode = 0x4,
 811    },
 812    { .uname  = "DCT1_PAGE_HIT",
 813      .udesc  = "DCT1 Page hit",
 814      .ucode = 0x8,
 815    },
 816    { .uname  = "DCT1_PAGE_MISS",
 817      .udesc  = "DCT1 Page Miss",
 818      .ucode = 0x10,
 819    },
 820    { .uname  = "DCT1_PAGE_CONFLICT",
 821      .udesc  = "DCT1 Page Conflict",
 822      .ucode = 0x20,
 823    },
 824    { .uname  = "ALL",
 825      .udesc  = "All sub-events selected",
 826      .ucode = 0x3f,
 827      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 828    },
 829 };
 830
 831 static const amd64_umask_t amd64_fam10h_memory_controller_page_table_overflows[]={
 832    { .uname  = "DCT0_PAGE_TABLE_OVERFLOW",
 833      .udesc  = "DCT0 Page Table Overflow",
 834      .ucode = 0x1,
 835    },
 836    { .uname  = "DCT1_PAGE_TABLE_OVERFLOW",
 837      .udesc  = "DCT1 Page Table Overflow",
 838      .ucode = 0x2,
 839    },
 840    { .uname  = "ALL",
 841      .udesc  = "All sub-events selected",
 842      .ucode = 0x3,
 843      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 844    },
 845 };
 846
 847 static const amd64_umask_t amd64_fam10h_memory_controller_slot_misses[]={
 848    { .uname  = "DCT0_COMMAND_SLOTS_MISSED",
 849      .udesc  = "DCT0 Command Slots Missed",
 850      .ucode = 0x1,
 851    },
 852    { .uname  = "DCT1_COMMAND_SLOTS_MISSED",
 853      .udesc  = "DCT1 Command Slots Missed",
 854      .ucode = 0x2,
 855    },
 856    { .uname  = "ALL",
 857      .udesc  = "All sub-events selected",
 858      .ucode = 0x3,
 859      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 860    },
 861 };
 862
 863 static const amd64_umask_t amd64_fam10h_memory_controller_turnarounds[]={
 864    { .uname  = "CHIP_SELECT",
 865      .udesc  = "DCT0 DIMM (chip select) turnaround",
 866      .ucode = 0x1,
 867    },
 868    { .uname  = "READ_TO_WRITE",
 869      .udesc  = "DCT0 Read to write turnaround",
 870      .ucode = 0x2,
 871    },
 872    { .uname  = "WRITE_TO_READ",
 873      .udesc  = "DCT0 Write to read turnaround",
 874      .ucode = 0x4,
 875    },
 876    { .uname  = "DCT1_DIMM",
 877      .udesc  = "DCT1 DIMM (chip select) turnaround",
 878      .ucode = 0x8,
 879    },
 880    { .uname  = "DCT1_READ_TO_WRITE_TURNAROUND",
 881      .udesc  = "DCT1 Read to write turnaround",
 882      .ucode = 0x10,
 883    },
 884    { .uname  = "DCT1_WRITE_TO_READ_TURNAROUND",
 885      .udesc  = "DCT1 Write to read turnaround",
 886      .ucode = 0x20,
 887    },
 888    { .uname  = "ALL",
 889      .udesc  = "All sub-events selected",
 890      .ucode = 0x3f,
 891      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 892    },
 893 };
 894
 895 static const amd64_umask_t amd64_fam10h_memory_controller_bypass[]={
 896    { .uname  = "HIGH_PRIORITY",
 897      .udesc  = "Memory controller high priority bypass",
 898      .ucode = 0x1,
 899    },
 900    { .uname  = "LOW_PRIORITY",
 901      .udesc  = "Memory controller medium priority bypass",
 902      .ucode = 0x2,
 903    },
 904    { .uname  = "DRAM_INTERFACE",
 905      .udesc  = "DCT0 DCQ bypass",
 906      .ucode = 0x4,
 907    },
 908    { .uname  = "DRAM_QUEUE",
 909      .udesc  = "DCT1 DCQ bypass",
 910      .ucode = 0x8,
 911    },
 912    { .uname  = "ALL",
 913      .udesc  = "All sub-events selected",
 914      .ucode = 0xf,
 915      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 916    },
 917 };
 918
 919 static const amd64_umask_t amd64_fam10h_thermal_status_and_ecc_errors[]={
 920    { .uname  = "CLKS_DIE_TEMP_TOO_HIGH",
 921      .udesc  = "Number of times the HTC trip point is crossed",
 922      .ucode = 0x4,
 923    },
 924    { .uname  = "CLKS_TEMP_THRESHOLD_EXCEEDED",
 925      .udesc  = "Number of clocks when STC trip point active",
 926      .ucode = 0x8,
 927    },
 928    { .uname  = "STC_TRIP_POINTS_CROSSED",
 929      .udesc  = "Number of times the STC trip point is crossed",
 930      .ucode = 0x10,
 931    },
 932    { .uname  = "CLOCKS_HTC_P_STATE_INACTIVE",
 933      .udesc  = "Number of clocks HTC P-state is inactive.",
 934      .ucode = 0x20,
 935    },
 936    { .uname  = "CLOCKS_HTC_P_STATE_ACTIVE",
 937      .udesc  = "Number of clocks HTC P-state is active",
 938      .ucode = 0x40,
 939    },
 940    { .uname  = "ALL",
 941      .udesc  = "All sub-events selected",
 942      .ucode = 0x7c,
 943      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 944    },
 945 };
 946
 947 static const amd64_umask_t amd64_fam10h_cpu_io_requests_to_memory_io[]={
 948    { .uname  = "I_O_TO_I_O",
 949      .udesc  = "IO to IO",
 950      .ucode = 0x1,
 951    },
 952    { .uname  = "I_O_TO_MEM",
 953      .udesc  = "IO to Mem",
 954      .ucode = 0x2,
 955    },
 956    { .uname  = "CPU_TO_I_O",
 957      .udesc  = "CPU to IO",
 958      .ucode = 0x4,
 959    },
 960    { .uname  = "CPU_TO_MEM",
 961      .udesc  = "CPU to Mem",
 962      .ucode = 0x8,
 963    },
 964    { .uname  = "TO_REMOTE_NODE",
 965      .udesc  = "To remote node",
 966      .ucode = 0x10,
 967    },
 968    { .uname  = "TO_LOCAL_NODE",
 969      .udesc  = "To local node",
 970      .ucode = 0x20,
 971    },
 972    { .uname  = "FROM_REMOTE_NODE",
 973      .udesc  = "From remote node",
 974      .ucode = 0x40,
 975    },
 976    { .uname  = "FROM_LOCAL_NODE",
 977      .udesc  = "From local node",
 978      .ucode = 0x80,
 979    },
 980    { .uname  = "ALL",
 981      .udesc  = "All sub-events selected",
 982      .ucode = 0xff,
 983      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
 984    },
 985 };
 986
 987 static const amd64_umask_t amd64_fam10h_cache_block[]={
 988    { .uname  = "VICTIM_WRITEBACK",
 989      .udesc  = "Victim Block (Writeback)",
 990      .ucode = 0x1,
 991    },
 992    { .uname  = "DCACHE_LOAD_MISS",
 993      .udesc  = "Read Block (Dcache load miss refill)",
 994      .ucode = 0x4,
 995    },
 996    { .uname  = "SHARED_ICACHE_REFILL",
 997      .udesc  = "Read Block Shared (Icache refill)",
 998      .ucode = 0x8,
 999    },
1000    { .uname  = "READ_BLOCK_MODIFIED",
1001      .udesc  = "Read Block Modified (Dcache store miss refill)",
1002      .ucode = 0x10,
1003    },
1004    { .uname  = "READ_TO_DIRTY",
1005      .udesc  = "Change-to-Dirty (first store to clean block already in cache)",
1006      .ucode = 0x20,
1007    },
1008    { .uname  = "ALL",
1009      .udesc  = "All sub-events selected",
1010      .ucode = 0x3d,
1011      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1012    },
1013 };
1014
1015 static const amd64_umask_t amd64_fam10h_sized_commands[]={
1016    { .uname  = "NON_POSTED_WRITE_BYTE",
1017      .udesc  = "Non-Posted SzWr Byte (1-32 bytes) Legacy or mapped IO, typically 1-4 bytes",
1018      .ucode = 0x1,
1019    },
1020    { .uname  = "NON_POSTED_WRITE_DWORD",
1021      .udesc  = "Non-Posted SzWr DW (1-16 dwords) Legacy or mapped IO, typically 1 DWORD",
1022      .ucode = 0x2,
1023    },
1024    { .uname  = "POSTED_WRITE_BYTE",
1025      .udesc  = "Posted SzWr Byte (1-32 bytes) Subcache-line DMA writes, size varies; also flushes of partially-filled Write Combining buffer",
1026      .ucode = 0x4,
1027    },
1028    { .uname  = "POSTED_WRITE_DWORD",
1029      .udesc  = "Posted SzWr DW (1-16 dwords) Block-oriented DMA writes, often cache-line sized; also processor Write Combining buffer flushes",
1030      .ucode = 0x8,
1031    },
1032    { .uname  = "READ_BYTE_4_BYTES",
1033      .udesc  = "SzRd Byte (4 bytes) Legacy or mapped IO",
1034      .ucode = 0x10,
1035    },
1036    { .uname  = "READ_DWORD_1_16_DWORDS",
1037      .udesc  = "SzRd DW (1-16 dwords) Block-oriented DMA reads, typically cache-line size",
1038      .ucode = 0x20,
1039    },
1040    { .uname  = "ALL",
1041      .udesc  = "All sub-events selected",
1042      .ucode = 0x3f,
1043      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1044    },
1045 };
1046
1047 static const amd64_umask_t amd64_fam10h_probe[]={
1048    { .uname  = "MISS",
1049      .udesc  = "Probe miss",
1050      .ucode = 0x1,
1051    },
1052    { .uname  = "HIT_CLEAN",
1053      .udesc  = "Probe hit clean",
1054      .ucode = 0x2,
1055    },
1056    { .uname  = "HIT_DIRTY_NO_MEMORY_CANCEL",
1057      .udesc  = "Probe hit dirty without memory cancel (probed by Sized Write or Change2Dirty)",
1058      .ucode = 0x4,
1059    },
1060    { .uname  = "HIT_DIRTY_WITH_MEMORY_CANCEL",
1061      .udesc  = "Probe hit dirty with memory cancel (probed by DMA read or cache refill request)",
1062      .ucode = 0x8,
1063    },
1064    { .uname  = "UPSTREAM_DISPLAY_REFRESH_READS",
1065      .udesc  = "Upstream display refresh/ISOC reads",
1066      .ucode = 0x10,
1067    },
1068    { .uname  = "UPSTREAM_NON_DISPLAY_REFRESH_READS",
1069      .udesc  = "Upstream non-display refresh reads",
1070      .ucode = 0x20,
1071    },
1072    { .uname  = "UPSTREAM_WRITES",
1073      .udesc  = "Upstream ISOC writes",
1074      .ucode = 0x40,
1075    },
1076    { .uname  = "UPSTREAM_NON_ISOC_WRITES",
1077      .udesc  = "Upstream non-ISOC writes",
1078      .ucode = 0x80,
1079    },
1080    { .uname  = "ALL",
1081      .udesc  = "All sub-events selected",
1082      .ucode = 0xff,
1083      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1084    },
1085 };
1086
1087 static const amd64_umask_t amd64_fam10h_gart[]={
1088    { .uname  = "APERTURE_HIT_FROM_CPU",
1089      .udesc  = "GART aperture hit on access from CPU",
1090      .ucode = 0x1,
1091    },
1092    { .uname  = "APERTURE_HIT_FROM_IO",
1093      .udesc  = "GART aperture hit on access from IO",
1094      .ucode = 0x2,
1095    },
1096    { .uname  = "MISS",
1097      .udesc  = "GART miss",
1098      .ucode = 0x4,
1099    },
1100    { .uname  = "REQUEST_HIT_TABLE_WALK",
1101      .udesc  = "GART/DEV Request hit table walk in progress",
1102      .ucode = 0x8,
1103    },
1104    { .uname  = "DEV_HIT",
1105      .udesc  = "DEV hit",
1106      .ucode = 0x10,
1107    },
1108    { .uname  = "DEV_MISS",
1109      .udesc  = "DEV miss",
1110      .ucode = 0x20,
1111    },
1112    { .uname  = "DEV_ERROR",
1113      .udesc  = "DEV error",
1114      .ucode = 0x40,
1115    },
1116    { .uname  = "MULTIPLE_TABLE_WALK",
1117      .udesc  = "GART/DEV multiple table walk in progress",
1118      .ucode = 0x80,
1119    },
1120    { .uname  = "ALL",
1121      .udesc  = "All sub-events selected",
1122      .ucode = 0xff,
1123      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1124    },
1125 };
1126
1127 static const amd64_umask_t amd64_fam10h_memory_controller_requests[]={
1128    { .uname  = "WRITE_REQUESTS",
1129      .udesc  = "Write requests sent to the DCT",
1130      .ucode = 0x1,
1131    },
1132    { .uname  = "READ_REQUESTS",
1133      .udesc  = "Read requests (including prefetch requests) sent to the DCT",
1134      .ucode = 0x2,
1135    },
1136    { .uname  = "PREFETCH_REQUESTS",
1137      .udesc  = "Prefetch requests sent to the DCT",
1138      .ucode = 0x4,
1139    },
1140    { .uname  = "32_BYTES_WRITES",
1141      .udesc  = "32 Bytes Sized Writes",
1142      .ucode = 0x8,
1143    },
1144    { .uname  = "64_BYTES_WRITES",
1145      .udesc  = "64 Bytes Sized Writes",
1146      .ucode = 0x10,
1147    },
1148    { .uname  = "32_BYTES_READS",
1149      .udesc  = "32 Bytes Sized Reads",
1150      .ucode = 0x20,
1151    },
1152    { .uname  = "64_BYTES_READS",
1153      .udesc  = "64 Byte Sized Reads",
1154      .ucode = 0x40,
1155    },
1156    { .uname  = "READ_REQUESTS_WHILE_WRITES_REQUESTS",
1157      .udesc  = "Read requests sent to the DCT while writes requests are pending in the DCT",
1158      .ucode = 0x80,
1159    },
1160    { .uname  = "ALL",
1161      .udesc  = "All sub-events selected",
1162      .ucode = 0xff,
1163      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1164    },
1165 };
1166
1167 static const amd64_umask_t amd64_fam10h_cpu_to_dram_requests_to_target_node[]={
1168    { .uname  = "LOCAL_TO_0",
1169      .udesc  = "From Local node to Node 0",
1170      .ucode = 0x1,
1171    },
1172    { .uname  = "LOCAL_TO_1",
1173      .udesc  = "From Local node to Node 1",
1174      .ucode = 0x2,
1175    },
1176    { .uname  = "LOCAL_TO_2",
1177      .udesc  = "From Local node to Node 2",
1178      .ucode = 0x4,
1179    },
1180    { .uname  = "LOCAL_TO_3",
1181      .udesc  = "From Local node to Node 3",
1182      .ucode = 0x8,
1183    },
1184    { .uname  = "LOCAL_TO_4",
1185      .udesc  = "From Local node to Node 4",
1186      .ucode = 0x10,
1187    },
1188    { .uname  = "LOCAL_TO_5",
1189      .udesc  = "From Local node to Node 5",
1190      .ucode = 0x20,
1191    },
1192    { .uname  = "LOCAL_TO_6",
1193      .udesc  = "From Local node to Node 6",
1194      .ucode = 0x40,
1195    },
1196    { .uname  = "LOCAL_TO_7",
1197      .udesc  = "From Local node to Node 7",
1198      .ucode = 0x80,
1199    },
1200    { .uname  = "ALL",
1201      .udesc  = "All sub-events selected",
1202      .ucode = 0xff,
1203      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1204    },
1205 };
1206
1207 static const amd64_umask_t amd64_fam10h_cpu_read_command_latency_to_target_node_0_3[]={
1208    { .uname  = "READ_BLOCK",
1209      .udesc  = "Read block",
1210      .ucode = 0x1,
1211    },
1212    { .uname  = "READ_BLOCK_SHARED",
1213      .udesc  = "Read block shared",
1214      .ucode = 0x2,
1215    },
1216    { .uname  = "READ_BLOCK_MODIFIED",
1217      .udesc  = "Read block modified",
1218      .ucode = 0x4,
1219    },
1220    { .uname  = "CHANGE_TO_DIRTY",
1221      .udesc  = "Change-to-Dirty",
1222      .ucode = 0x8,
1223    },
1224    { .uname  = "LOCAL_TO_0",
1225      .udesc  = "From Local node to Node 0",
1226      .ucode = 0x10,
1227    },
1228    { .uname  = "LOCAL_TO_1",
1229      .udesc  = "From Local node to Node 1",
1230      .ucode = 0x20,
1231    },
1232    { .uname  = "LOCAL_TO_2",
1233      .udesc  = "From Local node to Node 2",
1234      .ucode = 0x40,
1235    },
1236    { .uname  = "LOCAL_TO_3",
1237      .udesc  = "From Local node to Node 3",
1238      .ucode = 0x80,
1239    },
1240    { .uname  = "ALL",
1241      .udesc  = "All sub-events selected",
1242      .ucode = 0xff,
1243      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1244    },
1245 };
1246
1247 static const amd64_umask_t amd64_fam10h_cpu_read_command_latency_to_target_node_4_7[]={
1248    { .uname  = "READ_BLOCK",
1249      .udesc  = "Read block",
1250      .ucode = 0x1,
1251    },
1252    { .uname  = "READ_BLOCK_SHARED",
1253      .udesc  = "Read block shared",
1254      .ucode = 0x2,
1255    },
1256    { .uname  = "READ_BLOCK_MODIFIED",
1257      .udesc  = "Read block modified",
1258      .ucode = 0x4,
1259    },
1260    { .uname  = "CHANGE_TO_DIRTY",
1261      .udesc  = "Change-to-Dirty",
1262      .ucode = 0x8,
1263    },
1264    { .uname  = "LOCAL_TO_4",
1265      .udesc  = "From Local node to Node 4",
1266      .ucode = 0x10,
1267    },
1268    { .uname  = "LOCAL_TO_5",
1269      .udesc  = "From Local node to Node 5",
1270      .ucode = 0x20,
1271    },
1272    { .uname  = "LOCAL_TO_6",
1273      .udesc  = "From Local node to Node 6",
1274      .ucode = 0x40,
1275    },
1276    { .uname  = "LOCAL_TO_7",
1277      .udesc  = "From Local node to Node 7",
1278      .ucode = 0x80,
1279    },
1280    { .uname  = "ALL",
1281      .udesc  = "All sub-events selected",
1282      .ucode = 0xff,
1283      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1284    },
1285 };
1286
1287 static const amd64_umask_t amd64_fam10h_cpu_command_latency_to_target_node_0_3_4_7[]={
1288    { .uname  = "READ_SIZED",
1289      .udesc  = "Read Sized",
1290      .ucode = 0x1,
1291    },
1292    { .uname  = "WRITE_SIZED",
1293      .udesc  = "Write Sized",
1294      .ucode = 0x2,
1295    },
1296    { .uname  = "VICTIM_BLOCK",
1297      .udesc  = "Victim Block",
1298      .ucode = 0x4,
1299    },
1300    { .uname  = "NODE_GROUP_SELECT",
1301      .udesc  = "Node Group Select. 0=Nodes 0-3. 1= Nodes 4-7.",
1302      .ucode = 0x8,
1303    },
1304    { .uname  = "LOCAL_TO_0_4",
1305      .udesc  = "From Local node to Node 0/4",
1306      .ucode = 0x10,
1307    },
1308    { .uname  = "LOCAL_TO_1_5",
1309      .udesc  = "From Local node to Node 1/5",
1310      .ucode = 0x20,
1311    },
1312    { .uname  = "LOCAL_TO_2_6",
1313      .udesc  = "From Local node to Node 2/6",
1314      .ucode = 0x40,
1315    },
1316    { .uname  = "LOCAL_TO_3_7",
1317      .udesc  = "From Local node to Node 3/7",
1318      .ucode = 0x80,
1319    },
1320    { .uname  = "ALL",
1321      .udesc  = "All sub-events selected",
1322      .ucode = 0xff,
1323      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1324    },
1325 };
1326
1327 static const amd64_umask_t amd64_fam10h_hypertransport_link0[]={
1328    { .uname  = "COMMAND_DWORD_SENT",
1329      .udesc  = "Command DWORD sent",
1330      .ucode = 0x1,
1331      .grpid = 0,
1332    },
1333    { .uname  = "DATA_DWORD_SENT",
1334      .udesc  = "Data DWORD sent",
1335      .ucode = 0x2,
1336      .grpid = 0,
1337    },
1338    { .uname  = "BUFFER_RELEASE_DWORD_SENT",
1339      .udesc  = "Buffer release DWORD sent",
1340      .ucode = 0x4,
1341      .grpid = 0,
1342    },
1343    { .uname  = "NOP_DWORD_SENT",
1344      .udesc  = "Nop DW sent (idle)",
1345      .ucode = 0x8,
1346      .grpid = 0,
1347    },
1348    { .uname  = "ADDRESS_EXT_DWORD_SENT",
1349      .udesc  = "Address extension DWORD sent",
1350      .ucode = 0x10,
1351      .grpid = 0,
1352    },
1353    { .uname  = "PER_PACKET_CRC_SENT",
1354      .udesc  = "Per packet CRC sent",
1355      .ucode = 0x20,
1356      .grpid = 0,
1357    },
1358    { .uname  = "ALL",
1359      .udesc  = "All sub-events selected",
1360      .ucode = 0x3f,
1361      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1362      .grpid = 0,
1363    },
1364    { .uname  = "SUBLINK_MASK",
1365      .udesc  = "SubLink Mask",
1366      .ucode = 0x80,
1367      .uflags= AMD64_FL_OMIT,
1368      .grpid = 1,
1369    },
1370 };
1371
1372 static const amd64_umask_t amd64_fam10h_hypertransport_link3[]={
1373    { .uname  = "COMMAND_DWORD_SENT",
1374      .udesc  = "Command DWORD sent",
1375      .ucode = 0x1,
1376      .grpid = 0,
1377    },
1378    { .uname  = "DATA_DWORD_SENT",
1379      .udesc  = "Data DWORD sent",
1380      .ucode = 0x2,
1381      .grpid = 0,
1382    },
1383    { .uname  = "BUFFER_RELEASE_DWORD_SENT",
1384      .udesc  = "Buffer release DWORD sent",
1385      .ucode = 0x4,
1386      .grpid = 0,
1387    },
1388    { .uname  = "NOP_DWORD_SENT",
1389      .udesc  = "Nop DW sent (idle)",
1390      .ucode = 0x8,
1391      .grpid = 0,
1392    },
1393    { .uname  = "ADDRESS_EXT_DWORD_SENT",
1394      .udesc  = "Address DWORD sent",
1395      .ucode = 0x10,
1396      .grpid = 0,
1397    },
1398    { .uname  = "PER_PACKET_CRC_SENT",
1399      .udesc  = "Per packet CRC sent",
1400      .ucode = 0x20,
1401      .grpid = 0,
1402    },
1403    { .uname  = "ALL",
1404      .udesc  = "All sub-events selected",
1405      .ucode = 0x3f,
1406      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1407      .grpid = 0,
1408    },
1409    { .uname  = "SUBLINK_MASK",
1410      .udesc  = "SubLink Mask",
1411      .ucode = 0x80,
1412      .uflags= AMD64_FL_OMIT,
1413      .grpid = 1,
1414    },
1415 };
1416
1417 static const amd64_umask_t amd64_fam10h_read_request_to_l3_cache[]={
1418    { .uname  = "READ_BLOCK_EXCLUSIVE",
1419      .udesc  = "Read Block Exclusive (Data cache read)",
1420      .ucode = 0x1,
1421      .grpid = 0,
1422    },
1423    { .uname  = "READ_BLOCK_SHARED",
1424      .udesc  = "Read Block Shared (Instruction cache read)",
1425      .ucode = 0x2,
1426      .grpid = 0,
1427    },
1428    { .uname  = "READ_BLOCK_MODIFY",
1429      .udesc  = "Read Block Modify",
1430      .ucode = 0x4,
1431      .grpid = 0,
1432    },
1433    { .uname  = "ANY_READ",
1434      .udesc  = "Any read modes (exclusive, shared, modify)",
1435      .ucode = 0x7,
1436      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1437      .grpid = 0,
1438    },
1439    { .uname  = "ALL_CORES",
1440      .udesc  = "All sub-events selected",
1441      .ucode = 0xf0,
1442      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1443      .grpid = 1,
1444    },
1445 };
1446
1447 static const amd64_umask_t amd64_fam10h_l3_cache_misses[]={
1448    { .uname  = "READ_BLOCK_EXCLUSIVE",
1449      .udesc  = "Read Block Exclusive (Data cache read)",
1450      .ucode = 0x1,
1451      .grpid = 0,
1452    },
1453    { .uname  = "READ_BLOCK_SHARED",
1454      .udesc  = "Read Block Shared (Instruction cache read)",
1455      .ucode = 0x2,
1456      .grpid = 0,
1457    },
1458    { .uname  = "READ_BLOCK_MODIFY",
1459      .udesc  = "Read Block Modify",
1460      .ucode = 0x4,
1461      .grpid = 0,
1462    },
1463    { .uname  = "ANY_READ",
1464      .udesc  = "Any read modes (exclusive, shared, modify)",
1465      .ucode = 0x7,
1466      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1467      .grpid = 0,
1468    },
1469    { .uname  = "ALL_CORES",
1470      .udesc  = "All cores",
1471      .ucode = 0xf0,
1472      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1473      .grpid = 1,
1474    },
1475 };
1476
1477 static const amd64_umask_t amd64_fam10h_l3_fills_caused_by_l2_evictions[]={
1478    { .uname  = "SHARED",
1479      .udesc  = "Shared",
1480      .ucode = 0x1,
1481      .grpid = 0,
1482    },
1483    { .uname  = "EXCLUSIVE",
1484      .udesc  = "Exclusive",
1485      .ucode = 0x2,
1486      .grpid = 0,
1487    },
1488    { .uname  = "OWNED",
1489      .udesc  = "Owned",
1490      .ucode = 0x4,
1491      .grpid = 0,
1492    },
1493    { .uname  = "MODIFIED",
1494      .udesc  = "Modified",
1495      .ucode = 0x8,
1496      .grpid = 0,
1497    },
1498    { .uname  = "ANY_STATE",
1499      .udesc  = "Any line state (shared, owned, exclusive, modified)",
1500      .ucode = 0xf,
1501      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1502      .grpid = 0,
1503    },
1504    { .uname  = "ALL_CORES",
1505      .udesc  = "All cores",
1506      .ucode = 0xf0,
1507      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1508      .grpid = 1,
1509    },
1510 };
1511
1512 static const amd64_umask_t amd64_fam10h_l3_evictions[]={
1513    { .uname  = "SHARED",
1514      .udesc  = "Shared",
1515      .ucode = 0x1,
1516    },
1517    { .uname  = "EXCLUSIVE",
1518      .udesc  = "Exclusive",
1519      .ucode = 0x2,
1520    },
1521    { .uname  = "OWNED",
1522      .udesc  = "Owned",
1523      .ucode = 0x4,
1524    },
1525    { .uname  = "MODIFIED",
1526      .udesc  = "Modified",
1527      .ucode = 0x8,
1528    },
1529    { .uname  = "ALL",
1530      .udesc  = "All sub-events selected",
1531      .ucode = 0xf,
1532      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1533    },
1534 };
1535
1536 static const amd64_umask_t amd64_fam10h_page_size_mismatches[]={
1537    { .uname  = "GUEST_LARGER",
1538      .udesc  = "Guest page size is larger than the host page size.",
1539      .ucode = 0x1,
1540    },
1541    { .uname  = "MTRR_MISMATCH",
1542      .udesc  = "MTRR mismatch.",
1543      .ucode = 0x2,
1544    },
1545    { .uname  = "HOST_LARGER",
1546      .udesc  = "Host page size is larger than the guest page size.",
1547      .ucode = 0x4,
1548    },
1549    { .uname  = "ALL",
1550      .udesc  = "All sub-events selected",
1551      .ucode = 0x7,
1552      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1553    },
1554 };
1555
1556 static const amd64_umask_t amd64_fam10h_retired_x87_ops[]={
1557    { .uname  = "ADD_SUB_OPS",
1558      .udesc  = "Add/subtract ops",
1559      .ucode = 0x1,
1560    },
1561    { .uname  = "MUL_OPS",
1562      .udesc  = "Multiply ops",
1563      .ucode = 0x2,
1564    },
1565    { .uname  = "DIV_OPS",
1566      .udesc  = "Divide ops",
1567      .ucode = 0x4,
1568    },
1569    { .uname  = "ALL",
1570      .udesc  = "All sub-events selected",
1571      .ucode = 0x7,
1572      .uflags= AMD64_FL_NCOMBO | AMD64_FL_DFL,
1573    },
1574 };
1575
1576 static const amd64_entry_t amd64_fam10h_pe[]={
1577 { .name    = "DISPATCHED_FPU",
1578   .desc    = "Dispatched FPU Operations",
1579   .modmsk  = AMD64_FAM10H_ATTRS,
1580   .code    = 0x0,
1581   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_dispatched_fpu),
1582   .ngrp    = 1,
1583   .umasks  = amd64_fam10h_dispatched_fpu,
1584 },
1585 { .name    = "CYCLES_NO_FPU_OPS_RETIRED",
1586   .desc    = "Cycles in which the FPU is Empty",
1587   .modmsk  = AMD64_FAM10H_ATTRS,
1588   .code    = 0x1,
1589 },
1590 { .name    = "DISPATCHED_FPU_OPS_FAST_FLAG",
1591   .desc    = "Dispatched Fast Flag FPU Operations",
1592   .modmsk  = AMD64_FAM10H_ATTRS,
1593   .code    = 0x2,
1594 },
1595 { .name    = "RETIRED_SSE_OPERATIONS",
1596   .desc    = "Retired SSE Operations",
1597   .modmsk  = AMD64_FAM10H_ATTRS,
1598   .code    = 0x3,
1599   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_retired_sse_operations),
1600   .ngrp    = 1,
1601   .umasks  = amd64_fam10h_retired_sse_operations,
1602 },
1603 { .name    = "RETIRED_MOVE_OPS",
1604   .desc    = "Retired Move Ops",
1605   .modmsk  = AMD64_FAM10H_ATTRS,
1606   .code    = 0x4,
1607   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_retired_move_ops),
1608   .ngrp    = 1,
1609   .umasks  = amd64_fam10h_retired_move_ops,
1610 },
1611 { .name    = "RETIRED_SERIALIZING_OPS",
1612   .desc    = "Retired Serializing Ops",
1613   .modmsk  = AMD64_FAM10H_ATTRS,
1614   .code    = 0x5,
1615   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_retired_serializing_ops),
1616   .ngrp    = 1,
1617   .umasks  = amd64_fam10h_retired_serializing_ops,
1618 },
1619 { .name    = "FP_SCHEDULER_CYCLES",
1620   .desc    = "Number of Cycles that a Serializing uop is in the FP Scheduler",
1621   .modmsk  = AMD64_FAM10H_ATTRS,
1622   .code    = 0x6,
1623   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_fp_scheduler_cycles),
1624   .ngrp    = 1,
1625   .umasks  = amd64_fam10h_fp_scheduler_cycles,
1626 },
1627 { .name    = "SEGMENT_REGISTER_LOADS",
1628   .desc    = "Segment Register Loads",
1629   .modmsk  = AMD64_FAM10H_ATTRS,
1630   .code    = 0x20,
1631   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_segment_register_loads),
1632   .ngrp    = 1,
1633   .umasks  = amd64_fam10h_segment_register_loads,
1634 },
1635 { .name    = "PIPELINE_RESTART_DUE_TO_SELF_MODIFYING_CODE",
1636   .desc    = "Pipeline Restart Due to Self-Modifying Code",
1637   .modmsk  = AMD64_FAM10H_ATTRS,
1638   .code    = 0x21,
1639 },
1640 { .name    = "PIPELINE_RESTART_DUE_TO_PROBE_HIT",
1641   .desc    = "Pipeline Restart Due to Probe Hit",
1642   .modmsk  = AMD64_FAM10H_ATTRS,
1643   .code    = 0x22,
1644 },
1645 { .name    = "LS_BUFFER_2_FULL_CYCLES",
1646   .desc    = "LS Buffer 2 Full",
1647   .modmsk  = AMD64_FAM10H_ATTRS,
1648   .code    = 0x23,
1649 },
1650 { .name    = "LOCKED_OPS",
1651   .desc    = "Locked Operations",
1652   .modmsk  = AMD64_FAM10H_ATTRS,
1653   .code    = 0x24,
1654   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_locked_ops),
1655   .ngrp    = 1,
1656   .umasks  = amd64_fam10h_locked_ops,
1657 },
1658 { .name    = "RETIRED_CLFLUSH_INSTRUCTIONS",
1659   .desc    = "Retired CLFLUSH Instructions",
1660   .modmsk  = AMD64_FAM10H_ATTRS,
1661   .code    = 0x26,
1662 },
1663 { .name    = "RETIRED_CPUID_INSTRUCTIONS",
1664   .desc    = "Retired CPUID Instructions",
1665   .modmsk  = AMD64_FAM10H_ATTRS,
1666   .code    = 0x27,
1667 },
1668 { .name    = "CANCELLED_STORE_TO_LOAD_FORWARD_OPERATIONS",
1669   .desc    = "Cancelled Store to Load Forward Operations",
1670   .modmsk  = AMD64_FAM10H_ATTRS,
1671   .code    = 0x2a,
1672   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_cancelled_store_to_load_forward_operations),
1673   .ngrp    = 1,
1674   .umasks  = amd64_fam10h_cancelled_store_to_load_forward_operations,
1675 },
1676 { .name    = "SMIS_RECEIVED",
1677   .desc    = "SMIs Received",
1678   .modmsk  = AMD64_FAM10H_ATTRS,
1679   .code    = 0x2b,
1680 },
1681 { .name    = "DATA_CACHE_ACCESSES",
1682   .desc    = "Data Cache Accesses",
1683   .modmsk  = AMD64_FAM10H_ATTRS,
1684   .code    = 0x40,
1685 },
1686 { .name    = "DATA_CACHE_MISSES",
1687   .desc    = "Data Cache Misses",
1688   .modmsk  = AMD64_FAM10H_ATTRS,
1689   .code    = 0x41,
1690 },
1691 { .name    = "DATA_CACHE_REFILLS",
1692   .desc    = "Data Cache Refills from L2 or Northbridge",
1693   .modmsk  = AMD64_FAM10H_ATTRS,
1694   .code    = 0x42,
1695   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_data_cache_refills),
1696   .ngrp    = 1,
1697   .umasks  = amd64_fam10h_data_cache_refills,
1698 },
1699 { .name    = "DATA_CACHE_REFILLS_FROM_SYSTEM",
1700   .desc    = "Data Cache Refills from the Northbridge",
1701   .modmsk  = AMD64_FAM10H_ATTRS,
1702   .code    = 0x43,
1703   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_data_cache_refills_from_system),
1704   .ngrp    = 1,
1705   .umasks  = amd64_fam10h_data_cache_refills_from_system,
1706 },
1707 { .name    = "DATA_CACHE_LINES_EVICTED",
1708   .desc    = "Data Cache Lines Evicted",
1709   .modmsk  = AMD64_FAM10H_ATTRS,
1710   .code    = 0x44,
1711   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_data_cache_lines_evicted),
1712   .ngrp    = 1,
1713   .umasks  = amd64_fam10h_data_cache_lines_evicted,
1714 },
1715 { .name    = "L1_DTLB_MISS_AND_L2_DTLB_HIT",
1716   .desc    = "L1 DTLB Miss and L2 DTLB Hit",
1717   .modmsk  = AMD64_FAM10H_ATTRS,
1718   .code    = 0x45,
1719   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_l1_dtlb_miss_and_l2_dtlb_hit),
1720   .ngrp    = 1,
1721   .umasks  = amd64_fam10h_l1_dtlb_miss_and_l2_dtlb_hit,
1722 },
1723 { .name    = "L1_DTLB_AND_L2_DTLB_MISS",
1724   .desc    = "L1 DTLB and L2 DTLB Miss",
1725   .modmsk  = AMD64_FAM10H_ATTRS,
1726   .code    = 0x46,
1727   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_l1_dtlb_and_l2_dtlb_miss),
1728   .ngrp    = 1,
1729   .umasks  = amd64_fam10h_l1_dtlb_and_l2_dtlb_miss,
1730 },
1731 { .name    = "MISALIGNED_ACCESSES",
1732   .desc    = "Misaligned Accesses",
1733   .modmsk  = AMD64_FAM10H_ATTRS,
1734   .code    = 0x47,
1735 },
1736 { .name    = "MICROARCHITECTURAL_LATE_CANCEL_OF_AN_ACCESS",
1737   .desc    = "Microarchitectural Late Cancel of an Access",
1738   .modmsk  = AMD64_FAM10H_ATTRS,
1739   .code    = 0x48,
1740 },
1741 { .name    = "MICROARCHITECTURAL_EARLY_CANCEL_OF_AN_ACCESS",
1742   .desc    = "Microarchitectural Early Cancel of an Access",
1743   .modmsk  = AMD64_FAM10H_ATTRS,
1744   .code    = 0x49,
1745 },
1746 { .name    = "SCRUBBER_SINGLE_BIT_ECC_ERRORS",
1747   .desc    = "Single-bit ECC Errors Recorded by Scrubber",
1748   .modmsk  = AMD64_FAM10H_ATTRS,
1749   .code    = 0x4a,
1750   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_scrubber_single_bit_ecc_errors),
1751   .ngrp    = 1,
1752   .umasks  = amd64_fam10h_scrubber_single_bit_ecc_errors,
1753 },
1754 { .name    = "PREFETCH_INSTRUCTIONS_DISPATCHED",
1755   .desc    = "Prefetch Instructions Dispatched",
1756   .modmsk  = AMD64_FAM10H_ATTRS,
1757   .code    = 0x4b,
1758   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_prefetch_instructions_dispatched),
1759   .ngrp    = 1,
1760   .umasks  = amd64_fam10h_prefetch_instructions_dispatched,
1761 },
1762 { .name    = "DCACHE_MISSES_BY_LOCKED_INSTRUCTIONS",
1763   .desc    = "DCACHE Misses by Locked Instructions",
1764   .modmsk  = AMD64_FAM10H_ATTRS,
1765   .code    = 0x4c,
1766   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_dcache_misses_by_locked_instructions),
1767   .ngrp    = 1,
1768   .umasks  = amd64_fam10h_dcache_misses_by_locked_instructions,
1769 },
1770 { .name    = "L1_DTLB_HIT",
1771   .desc    = "L1 DTLB Hit",
1772   .modmsk  = AMD64_FAM10H_ATTRS,
1773   .code    = 0x4d,
1774   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_l1_dtlb_hit),
1775   .ngrp    = 1,
1776   .umasks  = amd64_fam10h_l1_dtlb_hit,
1777 },
1778 { .name    = "INEFFECTIVE_SW_PREFETCHES",
1779   .desc    = "Ineffective Software Prefetches",
1780   .modmsk  = AMD64_FAM10H_ATTRS,
1781   .code    = 0x52,
1782   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_ineffective_sw_prefetches),
1783   .ngrp    = 1,
1784   .umasks  = amd64_fam10h_ineffective_sw_prefetches,
1785 },
1786 { .name    = "GLOBAL_TLB_FLUSHES",
1787   .desc    = "Global TLB Flushes",
1788   .modmsk  = AMD64_FAM10H_ATTRS,
1789   .code    = 0x54,
1790 },
1791 { .name    = "MEMORY_REQUESTS",
1792   .desc    = "Memory Requests by Type",
1793   .modmsk  = AMD64_FAM10H_ATTRS,
1794   .code    = 0x65,
1795   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_memory_requests),
1796   .ngrp    = 1,
1797   .umasks  = amd64_fam10h_memory_requests,
1798 },
1799 { .name    = "DATA_PREFETCHES",
1800   .desc    = "Data Prefetcher",
1801   .modmsk  = AMD64_FAM10H_ATTRS,
1802   .code    = 0x67,
1803   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_data_prefetches),
1804   .ngrp    = 1,
1805   .umasks  = amd64_fam10h_data_prefetches,
1806 },
1807 { .name    = "MAB_REQUESTS",
1808   .desc    = "Average L1 refill latency for Icache and Dcache misses (request count for cache refills)",
1809   .modmsk  = AMD64_FAM10H_ATTRS,
1810   .code    = 0x68,
1811   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_mab_requests),
1812   .ngrp    = 1,
1813   .umasks  = amd64_fam10h_mab_requests,
1814 },
1815 { .name    = "MAB_WAIT_CYCLES",
1816   .desc    = "Average L1 refill latency for Icache and Dcache misses (cycles that requests spent waiting for the refills)",
1817   .modmsk  = AMD64_FAM10H_ATTRS,
1818   .code    = 0x69,
1819   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_mab_requests),
1820   .ngrp    = 1,
1821   .umasks  = amd64_fam10h_mab_requests, /* identical to actual umasks list for this event */
1822 },
1823 { .name    = "SYSTEM_READ_RESPONSES",
1824   .desc    = "Northbridge Read Responses by Coherency State",
1825   .modmsk  = AMD64_FAM10H_ATTRS,
1826   .code    = 0x6c,
1827   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_system_read_responses),
1828   .ngrp    = 1,
1829   .umasks  = amd64_fam10h_system_read_responses,
1830 },
1831 { .name    = "QUADWORDS_WRITTEN_TO_SYSTEM",
1832   .desc    = "Octwords Written to System",
1833   .modmsk  = AMD64_FAM10H_ATTRS,
1834   .code    = 0x6d,
1835   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_quadwords_written_to_system),
1836   .ngrp    = 1,
1837   .umasks  = amd64_fam10h_quadwords_written_to_system,
1838 },
1839 { .name    = "CPU_CLK_UNHALTED",
1840   .desc    = "CPU Clocks not Halted",
1841   .modmsk  = AMD64_FAM10H_ATTRS,
1842   .code    = 0x76,
1843 },
1844 { .name    = "REQUESTS_TO_L2",
1845   .desc    = "Requests to L2 Cache",
1846   .modmsk  = AMD64_FAM10H_ATTRS,
1847   .code    = 0x7d,
1848   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_requests_to_l2),
1849   .ngrp    = 1,
1850   .umasks  = amd64_fam10h_requests_to_l2,
1851 },
1852 { .name    = "L2_CACHE_MISS",
1853   .desc    = "L2 Cache Misses",
1854   .modmsk  = AMD64_FAM10H_ATTRS,
1855   .code    = 0x7e,
1856   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_l2_cache_miss),
1857   .ngrp    = 1,
1858   .umasks  = amd64_fam10h_l2_cache_miss,
1859 },
1860 { .name    = "L2_FILL_WRITEBACK",
1861   .desc    = "L2 Fill/Writeback",
1862   .modmsk  = AMD64_FAM10H_ATTRS,
1863   .code    = 0x7f,
1864   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_l2_fill_writeback),
1865   .ngrp    = 1,
1866   .umasks  = amd64_fam10h_l2_fill_writeback,
1867 },
1868 { .name    = "INSTRUCTION_CACHE_FETCHES",
1869   .desc    = "Instruction Cache Fetches",
1870   .modmsk  = AMD64_FAM10H_ATTRS,
1871   .code    = 0x80,
1872 },
1873 { .name    = "INSTRUCTION_CACHE_MISSES",
1874   .desc    = "Instruction Cache Misses",
1875   .modmsk  = AMD64_FAM10H_ATTRS,
1876   .code    = 0x81,
1877 },
1878 { .name    = "INSTRUCTION_CACHE_REFILLS_FROM_L2",
1879   .desc    = "Instruction Cache Refills from L2",
1880   .modmsk  = AMD64_FAM10H_ATTRS,
1881   .code    = 0x82,
1882 },
1883 { .name    = "INSTRUCTION_CACHE_REFILLS_FROM_SYSTEM",
1884   .desc    = "Instruction Cache Refills from System",
1885   .modmsk  = AMD64_FAM10H_ATTRS,
1886   .code    = 0x83,
1887 },
1888 { .name    = "L1_ITLB_MISS_AND_L2_ITLB_HIT",
1889   .desc    = "L1 ITLB Miss and L2 ITLB Hit",
1890   .modmsk  = AMD64_FAM10H_ATTRS,
1891   .code    = 0x84,
1892 },
1893 { .name    = "L1_ITLB_MISS_AND_L2_ITLB_MISS",
1894   .desc    = "L1 ITLB Miss and L2 ITLB Miss",
1895   .modmsk  = AMD64_FAM10H_ATTRS,
1896   .code    = 0x85,
1897   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_l1_itlb_miss_and_l2_itlb_miss),
1898   .ngrp    = 1,
1899   .umasks  = amd64_fam10h_l1_itlb_miss_and_l2_itlb_miss,
1900 },
1901 { .name    = "PIPELINE_RESTART_DUE_TO_INSTRUCTION_STREAM_PROBE",
1902   .desc    = "Pipeline Restart Due to Instruction Stream Probe",
1903   .modmsk  = AMD64_FAM10H_ATTRS,
1904   .code    = 0x86,
1905 },
1906 { .name    = "INSTRUCTION_FETCH_STALL",
1907   .desc    = "Instruction Fetch Stall",
1908   .modmsk  = AMD64_FAM10H_ATTRS,
1909   .code    = 0x87,
1910 },
1911 { .name    = "RETURN_STACK_HITS",
1912   .desc    = "Return Stack Hits",
1913   .modmsk  = AMD64_FAM10H_ATTRS,
1914   .code    = 0x88,
1915 },
1916 { .name    = "RETURN_STACK_OVERFLOWS",
1917   .desc    = "Return Stack Overflows",
1918   .modmsk  = AMD64_FAM10H_ATTRS,
1919   .code    = 0x89,
1920 },
1921 { .name    = "INSTRUCTION_CACHE_VICTIMS",
1922   .desc    = "Instruction Cache Victims",
1923   .modmsk  = AMD64_FAM10H_ATTRS,
1924   .code    = 0x8b,
1925 },
1926 { .name    = "INSTRUCTION_CACHE_LINES_INVALIDATED",
1927   .desc    = "Instruction Cache Lines Invalidated",
1928   .modmsk  = AMD64_FAM10H_ATTRS,
1929   .code    = 0x8c,
1930   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_instruction_cache_lines_invalidated),
1931   .ngrp    = 1,
1932   .umasks  = amd64_fam10h_instruction_cache_lines_invalidated,
1933 },
1934 { .name    = "ITLB_RELOADS",
1935   .desc    = "ITLB Reloads",
1936   .modmsk  = AMD64_FAM10H_ATTRS,
1937   .code    = 0x99,
1938 },
1939 { .name    = "ITLB_RELOADS_ABORTED",
1940   .desc    = "ITLB Reloads Aborted",
1941   .modmsk  = AMD64_FAM10H_ATTRS,
1942   .code    = 0x9a,
1943 },
1944 { .name    = "RETIRED_INSTRUCTIONS",
1945   .desc    = "Retired Instructions",
1946   .modmsk  = AMD64_FAM10H_ATTRS,
1947   .code    = 0xc0,
1948 },
1949 { .name    = "RETIRED_UOPS",
1950   .desc    = "Retired uops",
1951   .modmsk  = AMD64_FAM10H_ATTRS,
1952   .code    = 0xc1,
1953 },
1954 { .name    = "RETIRED_BRANCH_INSTRUCTIONS",
1955   .desc    = "Retired Branch Instructions",
1956   .modmsk  = AMD64_FAM10H_ATTRS,
1957   .code    = 0xc2,
1958 },
1959 { .name    = "RETIRED_MISPREDICTED_BRANCH_INSTRUCTIONS",
1960   .desc    = "Retired Mispredicted Branch Instructions",
1961   .modmsk  = AMD64_FAM10H_ATTRS,
1962   .code    = 0xc3,
1963 },
1964 { .name    = "RETIRED_TAKEN_BRANCH_INSTRUCTIONS",
1965   .desc    = "Retired Taken Branch Instructions",
1966   .modmsk  = AMD64_FAM10H_ATTRS,
1967   .code    = 0xc4,
1968 },
1969 { .name    = "RETIRED_TAKEN_BRANCH_INSTRUCTIONS_MISPREDICTED",
1970   .desc    = "Retired Taken Branch Instructions Mispredicted",
1971   .modmsk  = AMD64_FAM10H_ATTRS,
1972   .code    = 0xc5,
1973 },
1974 { .name    = "RETIRED_FAR_CONTROL_TRANSFERS",
1975   .desc    = "Retired Far Control Transfers",
1976   .modmsk  = AMD64_FAM10H_ATTRS,
1977   .code    = 0xc6,
1978 },
1979 { .name    = "RETIRED_BRANCH_RESYNCS",
1980   .desc    = "Retired Branch Resyncs",
1981   .modmsk  = AMD64_FAM10H_ATTRS,
1982   .code    = 0xc7,
1983 },
1984 { .name    = "RETIRED_NEAR_RETURNS",
1985   .desc    = "Retired Near Returns",
1986   .modmsk  = AMD64_FAM10H_ATTRS,
1987   .code    = 0xc8,
1988 },
1989 { .name    = "RETIRED_NEAR_RETURNS_MISPREDICTED",
1990   .desc    = "Retired Near Returns Mispredicted",
1991   .modmsk  = AMD64_FAM10H_ATTRS,
1992   .code    = 0xc9,
1993 },
1994 { .name    = "RETIRED_INDIRECT_BRANCHES_MISPREDICTED",
1995   .desc    = "Retired Indirect Branches Mispredicted",
1996   .modmsk  = AMD64_FAM10H_ATTRS,
1997   .code    = 0xca,
1998 },
1999 { .name    = "RETIRED_MMX_AND_FP_INSTRUCTIONS",
2000   .desc    = "Retired MMX/FP Instructions",
2001   .modmsk  = AMD64_FAM10H_ATTRS,
2002   .code    = 0xcb,
2003   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_retired_mmx_and_fp_instructions),
2004   .ngrp    = 1,
2005   .umasks  = amd64_fam10h_retired_mmx_and_fp_instructions,
2006 },
2007 { .name    = "RETIRED_FASTPATH_DOUBLE_OP_INSTRUCTIONS",
2008   .desc    = "Retired Fastpath Double Op Instructions",
2009   .modmsk  = AMD64_FAM10H_ATTRS,
2010   .code    = 0xcc,
2011   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_retired_fastpath_double_op_instructions),
2012   .ngrp    = 1,
2013   .umasks  = amd64_fam10h_retired_fastpath_double_op_instructions,
2014 },
2015 { .name    = "INTERRUPTS_MASKED_CYCLES",
2016   .desc    = "Interrupts-Masked Cycles",
2017   .modmsk  = AMD64_FAM10H_ATTRS,
2018   .code    = 0xcd,
2019 },
2020 { .name    = "INTERRUPTS_MASKED_CYCLES_WITH_INTERRUPT_PENDING",
2021   .desc    = "Interrupts-Masked Cycles with Interrupt Pending",
2022   .modmsk  = AMD64_FAM10H_ATTRS,
2023   .code    = 0xce,
2024 },
2025 { .name    = "INTERRUPTS_TAKEN",
2026   .desc    = "Interrupts Taken",
2027   .modmsk  = AMD64_FAM10H_ATTRS,
2028   .code    = 0xcf,
2029 },
2030 { .name    = "DECODER_EMPTY",
2031   .desc    = "Decoder Empty",
2032   .modmsk  = AMD64_FAM10H_ATTRS,
2033   .code    = 0xd0,
2034 },
2035 { .name    = "DISPATCH_STALLS",
2036   .desc    = "Dispatch Stalls",
2037   .modmsk  = AMD64_FAM10H_ATTRS,
2038   .code    = 0xd1,
2039 },
2040 { .name    = "DISPATCH_STALL_FOR_BRANCH_ABORT",
2041   .desc    = "Dispatch Stall for Branch Abort to Retire",
2042   .modmsk  = AMD64_FAM10H_ATTRS,
2043   .code    = 0xd2,
2044 },
2045 { .name    = "DISPATCH_STALL_FOR_SERIALIZATION",
2046   .desc    = "Dispatch Stall for Serialization",
2047   .modmsk  = AMD64_FAM10H_ATTRS,
2048   .code    = 0xd3,
2049 },
2050 { .name    = "DISPATCH_STALL_FOR_SEGMENT_LOAD",
2051   .desc    = "Dispatch Stall for Segment Load",
2052   .modmsk  = AMD64_FAM10H_ATTRS,
2053   .code    = 0xd4,
2054 },
2055 { .name    = "DISPATCH_STALL_FOR_REORDER_BUFFER_FULL",
2056   .desc    = "Dispatch Stall for Reorder Buffer Full",
2057   .modmsk  = AMD64_FAM10H_ATTRS,
2058   .code    = 0xd5,
2059 },
2060 { .name    = "DISPATCH_STALL_FOR_RESERVATION_STATION_FULL",
2061   .desc    = "Dispatch Stall for Reservation Station Full",
2062   .modmsk  = AMD64_FAM10H_ATTRS,
2063   .code    = 0xd6,
2064 },
2065 { .name    = "DISPATCH_STALL_FOR_FPU_FULL",
2066   .desc    = "Dispatch Stall for FPU Full",
2067   .modmsk  = AMD64_FAM10H_ATTRS,
2068   .code    = 0xd7,
2069 },
2070 { .name    = "DISPATCH_STALL_FOR_LS_FULL",
2071   .desc    = "Dispatch Stall for LS Full",
2072   .modmsk  = AMD64_FAM10H_ATTRS,
2073   .code    = 0xd8,
2074 },
2075 { .name    = "DISPATCH_STALL_WAITING_FOR_ALL_QUIET",
2076   .desc    = "Dispatch Stall Waiting for All Quiet",
2077   .modmsk  = AMD64_FAM10H_ATTRS,
2078   .code    = 0xd9,
2079 },
2080 { .name    = "DISPATCH_STALL_FOR_FAR_TRANSFER_OR_RSYNC",
2081   .desc    = "Dispatch Stall for Far Transfer or Resync to Retire",
2082   .modmsk  = AMD64_FAM10H_ATTRS,
2083   .code    = 0xda,
2084 },
2085 { .name    = "FPU_EXCEPTIONS",
2086   .desc    = "FPU Exceptions",
2087   .modmsk  = AMD64_FAM10H_ATTRS,
2088   .code    = 0xdb,
2089   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_fpu_exceptions),
2090   .ngrp    = 1,
2091   .umasks  = amd64_fam10h_fpu_exceptions,
2092 },
2093 { .name    = "DR0_BREAKPOINT_MATCHES",
2094   .desc    = "DR0 Breakpoint Matches",
2095   .modmsk  = AMD64_FAM10H_ATTRS,
2096   .code    = 0xdc,
2097 },
2098 { .name    = "DR1_BREAKPOINT_MATCHES",
2099   .desc    = "DR1 Breakpoint Matches",
2100   .modmsk  = AMD64_FAM10H_ATTRS,
2101   .code    = 0xdd,
2102 },
2103 { .name    = "DR2_BREAKPOINT_MATCHES",
2104   .desc    = "DR2 Breakpoint Matches",
2105   .modmsk  = AMD64_FAM10H_ATTRS,
2106   .code    = 0xde,
2107 },
2108 { .name    = "DR3_BREAKPOINT_MATCHES",
2109   .desc    = "DR3 Breakpoint Matches",
2110   .modmsk  = AMD64_FAM10H_ATTRS,
2111   .code    = 0xdf,
2112 },
2113 { .name    = "DRAM_ACCESSES_PAGE",
2114   .desc    = "DRAM Accesses",
2115   .modmsk  = AMD64_FAM10H_ATTRS,
2116   .code    = 0xe0,
2117   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_dram_accesses_page),
2118   .ngrp    = 1,
2119   .umasks  = amd64_fam10h_dram_accesses_page,
2120 },
2121 { .name    = "MEMORY_CONTROLLER_PAGE_TABLE_OVERFLOWS",
2122   .desc    = "DRAM Controller Page Table Overflows",
2123   .modmsk  = AMD64_FAM10H_ATTRS,
2124   .code    = 0xe1,
2125   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_memory_controller_page_table_overflows),
2126   .ngrp    = 1,
2127   .umasks  = amd64_fam10h_memory_controller_page_table_overflows,
2128 },
2129 { .name    = "MEMORY_CONTROLLER_SLOT_MISSES",
2130   .desc    = "Memory Controller DRAM Command Slots Missed",
2131   .modmsk  = AMD64_FAM10H_ATTRS,
2132   .code    = 0xe2,
2133   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_memory_controller_slot_misses),
2134   .ngrp    = 1,
2135   .umasks  = amd64_fam10h_memory_controller_slot_misses,
2136 },
2137 { .name    = "MEMORY_CONTROLLER_TURNAROUNDS",
2138   .desc    = "Memory Controller Turnarounds",
2139   .modmsk  = AMD64_FAM10H_ATTRS,
2140   .code    = 0xe3,
2141   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_memory_controller_turnarounds),
2142   .ngrp    = 1,
2143   .umasks  = amd64_fam10h_memory_controller_turnarounds,
2144 },
2145 { .name    = "MEMORY_CONTROLLER_BYPASS",
2146   .desc    = "Memory Controller Bypass Counter Saturation",
2147   .modmsk  = AMD64_FAM10H_ATTRS,
2148   .code    = 0xe4,
2149   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_memory_controller_bypass),
2150   .ngrp    = 1,
2151   .umasks  = amd64_fam10h_memory_controller_bypass,
2152 },
2153 { .name    = "THERMAL_STATUS_AND_ECC_ERRORS",
2154   .desc    = "Thermal Status",
2155   .modmsk  = AMD64_FAM10H_ATTRS,
2156   .code    = 0xe8,
2157   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_thermal_status_and_ecc_errors),
2158   .ngrp    = 1,
2159   .umasks  = amd64_fam10h_thermal_status_and_ecc_errors,
2160 },
2161 { .name    = "CPU_IO_REQUESTS_TO_MEMORY_IO",
2162   .desc    = "CPU/IO Requests to Memory/IO",
2163   .modmsk  = AMD64_FAM10H_ATTRS,
2164   .code    = 0xe9,
2165   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_cpu_io_requests_to_memory_io),
2166   .ngrp    = 1,
2167   .umasks  = amd64_fam10h_cpu_io_requests_to_memory_io,
2168 },
2169 { .name    = "CACHE_BLOCK",
2170   .desc    = "Cache Block Commands",
2171   .modmsk  = AMD64_FAM10H_ATTRS,
2172   .code    = 0xea,
2173   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_cache_block),
2174   .ngrp    = 1,
2175   .umasks  = amd64_fam10h_cache_block,
2176 },
2177 { .name    = "SIZED_COMMANDS",
2178   .desc    = "Sized Commands",
2179   .modmsk  = AMD64_FAM10H_ATTRS,
2180   .code    = 0xeb,
2181   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_sized_commands),
2182   .ngrp    = 1,
2183   .umasks  = amd64_fam10h_sized_commands,
2184 },
2185 { .name    = "PROBE",
2186   .desc    = "Probe Responses and Upstream Requests",
2187   .modmsk  = AMD64_FAM10H_ATTRS,
2188   .code    = 0xec,
2189   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_probe),
2190   .ngrp    = 1,
2191   .umasks  = amd64_fam10h_probe,
2192 },
2193 { .name    = "GART",
2194   .desc    = "GART Events",
2195   .modmsk  = AMD64_FAM10H_ATTRS,
2196   .code    = 0xee,
2197   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_gart),
2198   .ngrp    = 1,
2199   .umasks  = amd64_fam10h_gart,
2200 },
2201 { .name    = "MEMORY_CONTROLLER_REQUESTS",
2202   .desc    = "Memory Controller Requests",
2203   .modmsk  = AMD64_FAM10H_ATTRS,
2204   .code    = 0x1f0,
2205   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_memory_controller_requests),
2206   .ngrp    = 1,
2207   .umasks  = amd64_fam10h_memory_controller_requests,
2208 },
2209 { .name    = "CPU_TO_DRAM_REQUESTS_TO_TARGET_NODE",
2210   .desc    = "CPU to DRAM Requests to Target Node",
2211   .modmsk  = AMD64_FAM10H_ATTRS,
2212   .code    = 0x1e0,
2213   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_cpu_to_dram_requests_to_target_node),
2214   .ngrp    = 1,
2215   .umasks  = amd64_fam10h_cpu_to_dram_requests_to_target_node,
2216 },
2217 { .name    = "IO_TO_DRAM_REQUESTS_TO_TARGET_NODE",
2218   .desc    = "IO to DRAM Requests to Target Node",
2219   .modmsk  = AMD64_FAM10H_ATTRS,
2220   .code    = 0x1e1,
2221   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_cpu_to_dram_requests_to_target_node),
2222   .ngrp    = 1,
2223   .umasks  = amd64_fam10h_cpu_to_dram_requests_to_target_node, /* identical to actual umasks list for this event */
2224 },
2225 { .name    = "CPU_READ_COMMAND_LATENCY_TO_TARGET_NODE_0_3",
2226   .desc    = "CPU Read Command Latency to Target Node 0-3",
2227   .modmsk  = AMD64_FAM10H_ATTRS,
2228   .code    = 0x1e2,
2229   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_cpu_read_command_latency_to_target_node_0_3),
2230   .ngrp    = 1,
2231   .umasks  = amd64_fam10h_cpu_read_command_latency_to_target_node_0_3,
2232 },
2233 { .name    = "CPU_READ_COMMAND_REQUESTS_TO_TARGET_NODE_0_3",
2234   .desc    = "CPU Read Command Requests to Target Node 0-3",
2235   .modmsk  = AMD64_FAM10H_ATTRS,
2236   .code    = 0x1e3,
2237   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_cpu_read_command_latency_to_target_node_0_3),
2238   .ngrp    = 1,
2239   .umasks  = amd64_fam10h_cpu_read_command_latency_to_target_node_0_3, /* identical to actual umasks list for this event */
2240 },
2241 { .name    = "CPU_READ_COMMAND_LATENCY_TO_TARGET_NODE_4_7",
2242   .desc    = "CPU Read Command Latency to Target Node 4-7",
2243   .modmsk  = AMD64_FAM10H_ATTRS,
2244   .code    = 0x1e4,
2245   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_cpu_read_command_latency_to_target_node_4_7),
2246   .ngrp    = 1,
2247   .umasks  = amd64_fam10h_cpu_read_command_latency_to_target_node_4_7,
2248 },
2249 { .name    = "CPU_READ_COMMAND_REQUESTS_TO_TARGET_NODE_4_7",
2250   .desc    = "CPU Read Command Requests to Target Node 4-7",
2251   .modmsk  = AMD64_FAM10H_ATTRS,
2252   .code    = 0x1e5,
2253   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_cpu_read_command_latency_to_target_node_4_7),
2254   .ngrp    = 1,
2255   .umasks  = amd64_fam10h_cpu_read_command_latency_to_target_node_4_7, /* identical to actual umasks list for this event */
2256 },
2257 { .name    = "CPU_COMMAND_LATENCY_TO_TARGET_NODE_0_3_4_7",
2258   .desc    = "CPU Command Latency to Target Node 0-3/4-7",
2259   .modmsk  = AMD64_FAM10H_ATTRS,
2260   .code    = 0x1e6,
2261   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_cpu_command_latency_to_target_node_0_3_4_7),
2262   .ngrp    = 1,
2263   .umasks  = amd64_fam10h_cpu_command_latency_to_target_node_0_3_4_7,
2264 },
2265 { .name    = "CPU_REQUESTS_TO_TARGET_NODE_0_3_4_7",
2266   .desc    = "CPU Requests to Target Node 0-3/4-7",
2267   .modmsk  = AMD64_FAM10H_ATTRS,
2268   .code    = 0x1e7,
2269   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_cpu_command_latency_to_target_node_0_3_4_7),
2270   .ngrp    = 1,
2271   .umasks  = amd64_fam10h_cpu_command_latency_to_target_node_0_3_4_7, /* identical to actual umasks list for this event */
2272 },
2273 { .name    = "HYPERTRANSPORT_LINK0",
2274   .desc    = "HyperTransport Link 0 Transmit Bandwidth",
2275   .modmsk  = AMD64_FAM10H_ATTRS,
2276   .code    = 0xf6,
2277   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_hypertransport_link0),
2278   .ngrp    = 2,
2279   .umasks  = amd64_fam10h_hypertransport_link0,
2280 },
2281 { .name    = "HYPERTRANSPORT_LINK1",
2282   .desc    = "HyperTransport Link 1 Transmit Bandwidth",
2283   .modmsk  = AMD64_FAM10H_ATTRS,
2284   .code    = 0xf7,
2285   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_hypertransport_link0),
2286   .ngrp    = 2,
2287   .umasks  = amd64_fam10h_hypertransport_link0, /* identical to actual umasks list for this event */
2288 },
2289 { .name    = "HYPERTRANSPORT_LINK2",
2290   .desc    = "HyperTransport Link 2 Transmit Bandwidth",
2291   .modmsk  = AMD64_FAM10H_ATTRS,
2292   .code    = 0xf8,
2293   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_hypertransport_link0),
2294   .ngrp    = 2,
2295   .umasks  = amd64_fam10h_hypertransport_link0, /* identical to actual umasks list for this event */
2296 },
2297 { .name    = "HYPERTRANSPORT_LINK3",
2298   .desc    = "HyperTransport Link 3 Transmit Bandwidth",
2299   .modmsk  = AMD64_FAM10H_ATTRS,
2300   .code    = 0x1f9,
2301   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_hypertransport_link3),
2302   .ngrp    = 2,
2303   .umasks  = amd64_fam10h_hypertransport_link3,
2304 },
2305 { .name    = "READ_REQUEST_TO_L3_CACHE",
2306   .desc    = "Read Request to L3 Cache",
2307   .modmsk  = AMD64_FAM10H_ATTRS,
2308   .code    = 0x4e0,
2309   .flags   = AMD64_FL_TILL_FAM10H_REV_C,
2310   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_read_request_to_l3_cache),
2311   .ngrp    = 2,
2312   .umasks  = amd64_fam10h_read_request_to_l3_cache,
2313 },
2314 { .name    = "L3_CACHE_MISSES",
2315   .desc    = "L3 Cache Misses",
2316   .modmsk  = AMD64_FAM10H_ATTRS,
2317   .code    = 0x4e1,
2318   .flags   = AMD64_FL_TILL_FAM10H_REV_C,
2319   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_l3_cache_misses),
2320   .ngrp    = 2,
2321   .umasks  = amd64_fam10h_l3_cache_misses,
2322 },
2323 { .name    = "L3_FILLS_CAUSED_BY_L2_EVICTIONS",
2324   .desc    = "L3 Fills caused by L2 Evictions",
2325   .modmsk  = AMD64_FAM10H_ATTRS,
2326   .code    = 0x4e2,
2327   .flags   = AMD64_FL_TILL_FAM10H_REV_C,
2328   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_l3_fills_caused_by_l2_evictions),
2329   .ngrp    = 2,
2330   .umasks  = amd64_fam10h_l3_fills_caused_by_l2_evictions,
2331 },
2332 { .name    = "L3_EVICTIONS",
2333   .desc    = "L3 Evictions",
2334   .modmsk  = AMD64_FAM10H_ATTRS,
2335   .code    = 0x4e3,
2336   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_l3_evictions),
2337   .ngrp    = 1,
2338   .umasks  = amd64_fam10h_l3_evictions,
2339 },
2340 { .name    = "PAGE_SIZE_MISMATCHES",
2341   .desc    = "Page Size Mismatches",
2342   .modmsk  = AMD64_FAM10H_ATTRS,
2343   .code    = 0x165,
2344   .flags   = AMD64_FL_FAM10H_REV_C,
2345   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_page_size_mismatches),
2346   .ngrp    = 1,
2347   .umasks  = amd64_fam10h_page_size_mismatches,
2348 },
2349 { .name    = "RETIRED_X87_OPS",
2350   .desc    = "Retired x87 Floating Point Operations",
2351   .modmsk  = AMD64_FAM10H_ATTRS,
2352   .code    = 0x1c0,
2353   .flags   = AMD64_FL_FAM10H_REV_C,
2354   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_retired_x87_ops),
2355   .ngrp    = 1,
2356   .umasks  = amd64_fam10h_retired_x87_ops,
2357 },
2358 { .name    = "IBS_OPS_TAGGED",
2359   .desc    = "IBS Ops Tagged",
2360   .modmsk  = AMD64_FAM10H_ATTRS,
2361   .code    = 0x1cf,
2362   .flags   = AMD64_FL_FAM10H_REV_C,
2363 },
2364 { .name    = "LFENCE_INST_RETIRED",
2365   .desc    = "LFENCE Instructions Retired",
2366   .modmsk  = AMD64_FAM10H_ATTRS,
2367   .code    = 0x1d3,
2368   .flags   = AMD64_FL_FAM10H_REV_C,
2369 },
2370 { .name    = "SFENCE_INST_RETIRED",
2371   .desc    = "SFENCE Instructions Retired",
2372   .modmsk  = AMD64_FAM10H_ATTRS,
2373   .code    = 0x1d4,
2374   .flags   = AMD64_FL_FAM10H_REV_C,
2375 },
2376 { .name    = "MFENCE_INST_RETIRED",
2377   .desc    = "MFENCE Instructions Retired",
2378   .modmsk  = AMD64_FAM10H_ATTRS,
2379   .code    = 0x1d5,
2380   .flags   = AMD64_FL_FAM10H_REV_C,
2381 },
2382 { .name    = "READ_REQUEST_TO_L3_CACHE",
2383   .desc    = "Read Request to L3 Cache",
2384   .modmsk  = AMD64_FAM10H_ATTRS,
2385   .code    = 0x4e0,
2386   .flags   = AMD64_FL_FAM10H_REV_D,
2387   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_l3_cache_misses),
2388   .ngrp    = 2,
2389   .umasks  = amd64_fam10h_l3_cache_misses, /* identical to actual umasks list for this event */
2390 },
2391 { .name    = "L3_CACHE_MISSES",
2392   .desc    = "L3 Cache Misses",
2393   .modmsk  = AMD64_FAM10H_ATTRS,
2394   .code    = 0x4e1,
2395   .flags   = AMD64_FL_FAM10H_REV_D,
2396   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_l3_cache_misses),
2397   .ngrp    = 2,
2398   .umasks  = amd64_fam10h_l3_cache_misses, /* identical to actual umasks list for this event */
2399 },
2400 { .name    = "L3_FILLS_CAUSED_BY_L2_EVICTIONS",
2401   .desc    = "L3 Fills caused by L2 Evictions",
2402   .modmsk  = AMD64_FAM10H_ATTRS,
2403   .code    = 0x4e2,
2404   .flags   = AMD64_FL_FAM10H_REV_D,
2405   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_l3_fills_caused_by_l2_evictions),
2406   .ngrp    = 2,
2407   .umasks  = amd64_fam10h_l3_fills_caused_by_l2_evictions, /* identical to actual umasks list for this event */
2408 },
2409 { .name    = "NON_CANCELLED_L3_READ_REQUESTS",
2410   .desc    = "Non-cancelled L3 Read Requests",
2411   .modmsk  = AMD64_FAM10H_ATTRS,
2412   .code    = 0x4ed,
2413   .flags   = AMD64_FL_FAM10H_REV_D,
2414   .numasks = LIBPFM_ARRAY_SIZE(amd64_fam10h_l3_cache_misses),
2415   .ngrp    = 2,
2416   .umasks  = amd64_fam10h_l3_cache_misses, /* identical to actual umasks list for this event */
2417 },
2418 };