mlx4: /dev/ -> /dev_vfs/
[akaros.git] / kern / drivers / net / mlx4 / fw.c
1 /*
2  * Copyright (c) 2004, 2005 Topspin Communications.  All rights reserved.
3  * Copyright (c) 2005, 2006, 2007, 2008 Mellanox Technologies. All rights reserved.
4  * Copyright (c) 2005, 2006, 2007 Cisco Systems, Inc.  All rights reserved.
5  *
6  * This software is available to you under a choice of one of two
7  * licenses.  You may choose to be licensed under the terms of the GNU
8  * General Public License (GPL) Version 2, available from the file
9  * COPYING in the main directory of this source tree, or the
10  * OpenIB.org BSD license below:
11  *
12  *     Redistribution and use in source and binary forms, with or
13  *     without modification, are permitted provided that the following
14  *     conditions are met:
15  *
16  *      - Redistributions of source code must retain the above
17  *        copyright notice, this list of conditions and the following
18  *        disclaimer.
19  *
20  *      - Redistributions in binary form must reproduce the above
21  *        copyright notice, this list of conditions and the following
22  *        disclaimer in the documentation and/or other materials
23  *        provided with the distribution.
24  *
25  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
26  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
27  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
28  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
29  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
30  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
31  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
32  * SOFTWARE.
33  */
34
35 #include <linux_compat.h>
36 #include <linux/mlx4/cmd.h>
37 #include "fw.h"
38 #include "icm.h"
39
40 enum {
41         MLX4_COMMAND_INTERFACE_MIN_REV          = 2,
42         MLX4_COMMAND_INTERFACE_MAX_REV          = 3,
43         MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS    = 3,
44 };
45
46 extern void __buggy_use_of_MLX4_GET(void);
47 extern void __buggy_use_of_MLX4_PUT(void);
48
49 static bool enable_qos = true;
50 module_param(enable_qos, bool, 0444);
51 MODULE_PARM_DESC(enable_qos, "Enable Enhanced QoS support (default: on)");
52
53 #define MLX4_GET(dest, source, offset)                                \
54         do {                                                          \
55                 void *__p = (char *) (source) + (offset);             \
56                 uint64_t val;                                              \
57                 switch (sizeof (dest)) {                              \
58                 case 1: (dest) = *(uint8_t *) __p;          break;            \
59                 case 2: (dest) = be16_to_cpup(__p); break;            \
60                 case 4: (dest) = be32_to_cpup(__p); break;            \
61                 case 8: val = get_unaligned((uint64_t *)__p);              \
62                         (dest) = be64_to_cpu(val);  break;            \
63                 default: __buggy_use_of_MLX4_GET();                   \
64                 }                                                     \
65         } while (0)
66
67 #define MLX4_PUT(dest, source, offset)                                \
68         do {                                                          \
69                 void *__d = ((char *) (dest) + (offset));             \
70                 switch (sizeof(source)) {                             \
71                 case 1: *(uint8_t *) __d = (source);                   break; \
72                 case 2: *(__be16 *) __d = cpu_to_be16(source); break; \
73                 case 4: *(__be32 *) __d = cpu_to_be32(source); break; \
74                 case 8: *(__be64 *) __d = cpu_to_be64(source); break; \
75                 default: __buggy_use_of_MLX4_PUT();                   \
76                 }                                                     \
77         } while (0)
78
79 static void dump_dev_cap_flags(struct mlx4_dev *dev, uint64_t flags)
80 {
81         static const char *fname[] = {
82                 [ 0] = "RC transport",
83                 [ 1] = "UC transport",
84                 [ 2] = "UD transport",
85                 [ 3] = "XRC transport",
86                 [ 6] = "SRQ support",
87                 [ 7] = "IPoIB checksum offload",
88                 [ 8] = "P_Key violation counter",
89                 [ 9] = "Q_Key violation counter",
90                 [12] = "Dual Port Different Protocol (DPDP) support",
91                 [15] = "Big LSO headers",
92                 [16] = "MW support",
93                 [17] = "APM support",
94                 [18] = "Atomic ops support",
95                 [19] = "Raw multicast support",
96                 [20] = "Address vector port checking support",
97                 [21] = "UD multicast support",
98                 [30] = "IBoE support",
99                 [32] = "Unicast loopback support",
100                 [34] = "FCS header control",
101                 [37] = "Wake On LAN (port1) support",
102                 [38] = "Wake On LAN (port2) support",
103                 [40] = "UDP RSS support",
104                 [41] = "Unicast VEP steering support",
105                 [42] = "Multicast VEP steering support",
106                 [48] = "Counters support",
107                 [52] = "RSS IP fragments support",
108                 [53] = "Port ETS Scheduler support",
109                 [55] = "Port link type sensing support",
110                 [59] = "Port management change event support",
111                 [61] = "64 byte EQE support",
112                 [62] = "64 byte CQE support",
113         };
114         int i;
115
116         mlx4_dbg(dev, "DEV_CAP flags:\n");
117         for (i = 0; i < ARRAY_SIZE(fname); ++i)
118                 if (fname[i] && (flags & (1LL << i)))
119                         mlx4_dbg(dev, "    %s\n", fname[i]);
120 }
121
122 static void dump_dev_cap_flags2(struct mlx4_dev *dev, uint64_t flags)
123 {
124         static const char * const fname[] = {
125                 [0] = "RSS support",
126                 [1] = "RSS Toeplitz Hash Function support",
127                 [2] = "RSS XOR Hash Function support",
128                 [3] = "Device managed flow steering support",
129                 [4] = "Automatic MAC reassignment support",
130                 [5] = "Time stamping support",
131                 [6] = "VST (control vlan insertion/stripping) support",
132                 [7] = "FSM (MAC anti-spoofing) support",
133                 [8] = "Dynamic QP updates support",
134                 [9] = "Device managed flow steering IPoIB support",
135                 [10] = "TCP/IP offloads/flow-steering for VXLAN support",
136                 [11] = "MAD DEMUX (Secure-Host) support",
137                 [12] = "Large cache line (>64B) CQE stride support",
138                 [13] = "Large cache line (>64B) EQE stride support",
139                 [14] = "Ethernet protocol control support",
140                 [15] = "Ethernet Backplane autoneg support",
141                 [16] = "CONFIG DEV support",
142                 [17] = "Asymmetric EQs support",
143                 [18] = "More than 80 VFs support",
144                 [19] = "Performance optimized for limited rule configuration flow steering support",
145                 [20] = "Recoverable error events support",
146                 [21] = "Port Remap support",
147                 [22] = "QCN support",
148                 [23] = "QP rate limiting support",
149                 [24] = "Ethernet Flow control statistics support",
150                 [25] = "Granular QoS per VF support",
151                 [26] = "Port ETS Scheduler support",
152                 [27] = "Port beacon support",
153                 [28] = "RX-ALL support",
154         };
155         int i;
156
157         for (i = 0; i < ARRAY_SIZE(fname); ++i)
158                 if (fname[i] && (flags & (1LL << i)))
159                         mlx4_dbg(dev, "    %s\n", fname[i]);
160 }
161
162 int mlx4_MOD_STAT_CFG(struct mlx4_dev *dev, struct mlx4_mod_stat_cfg *cfg)
163 {
164         struct mlx4_cmd_mailbox *mailbox;
165         uint32_t *inbox;
166         int err = 0;
167
168 #define MOD_STAT_CFG_IN_SIZE            0x100
169
170 #define MOD_STAT_CFG_PG_SZ_M_OFFSET     0x002
171 #define MOD_STAT_CFG_PG_SZ_OFFSET       0x003
172
173         mailbox = mlx4_alloc_cmd_mailbox(dev);
174         if (IS_ERR(mailbox))
175                 return PTR_ERR(mailbox);
176         inbox = mailbox->buf;
177
178         MLX4_PUT(inbox, cfg->log_pg_sz, MOD_STAT_CFG_PG_SZ_OFFSET);
179         MLX4_PUT(inbox, cfg->log_pg_sz_m, MOD_STAT_CFG_PG_SZ_M_OFFSET);
180
181         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_MOD_STAT_CFG,
182                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
183
184         mlx4_free_cmd_mailbox(dev, mailbox);
185         return err;
186 }
187
188 int mlx4_QUERY_FUNC(struct mlx4_dev *dev, struct mlx4_func *func, int slave)
189 {
190         struct mlx4_cmd_mailbox *mailbox;
191         uint32_t *outbox;
192         uint8_t in_modifier;
193         uint8_t field;
194         uint16_t field16;
195         int err;
196
197 #define QUERY_FUNC_BUS_OFFSET                   0x00
198 #define QUERY_FUNC_DEVICE_OFFSET                0x01
199 #define QUERY_FUNC_FUNCTION_OFFSET              0x01
200 #define QUERY_FUNC_PHYSICAL_FUNCTION_OFFSET     0x03
201 #define QUERY_FUNC_RSVD_EQS_OFFSET              0x04
202 #define QUERY_FUNC_MAX_EQ_OFFSET                0x06
203 #define QUERY_FUNC_RSVD_UARS_OFFSET             0x0b
204
205         mailbox = mlx4_alloc_cmd_mailbox(dev);
206         if (IS_ERR(mailbox))
207                 return PTR_ERR(mailbox);
208         outbox = mailbox->buf;
209
210         in_modifier = slave;
211
212         err = mlx4_cmd_box(dev, 0, mailbox->dma, in_modifier, 0,
213                            MLX4_CMD_QUERY_FUNC,
214                            MLX4_CMD_TIME_CLASS_A,
215                            MLX4_CMD_NATIVE);
216         if (err)
217                 goto out;
218
219         MLX4_GET(field, outbox, QUERY_FUNC_BUS_OFFSET);
220         func->bus = field & 0xf;
221         MLX4_GET(field, outbox, QUERY_FUNC_DEVICE_OFFSET);
222         func->device = field & 0xf1;
223         MLX4_GET(field, outbox, QUERY_FUNC_FUNCTION_OFFSET);
224         func->function = field & 0x7;
225         MLX4_GET(field, outbox, QUERY_FUNC_PHYSICAL_FUNCTION_OFFSET);
226         func->physical_function = field & 0xf;
227         MLX4_GET(field16, outbox, QUERY_FUNC_RSVD_EQS_OFFSET);
228         func->rsvd_eqs = field16 & 0xffff;
229         MLX4_GET(field16, outbox, QUERY_FUNC_MAX_EQ_OFFSET);
230         func->max_eq = field16 & 0xffff;
231         MLX4_GET(field, outbox, QUERY_FUNC_RSVD_UARS_OFFSET);
232         func->rsvd_uars = field & 0x0f;
233
234         mlx4_dbg(dev, "Bus: %d, Device: %d, Function: %d, Physical function: %d, Max EQs: %d, Reserved EQs: %d, Reserved UARs: %d\n",
235                  func->bus, func->device, func->function, func->physical_function,
236                  func->max_eq, func->rsvd_eqs, func->rsvd_uars);
237
238 out:
239         mlx4_free_cmd_mailbox(dev, mailbox);
240         return err;
241 }
242
243 int mlx4_QUERY_FUNC_CAP_wrapper(struct mlx4_dev *dev, int slave,
244                                 struct mlx4_vhcr *vhcr,
245                                 struct mlx4_cmd_mailbox *inbox,
246                                 struct mlx4_cmd_mailbox *outbox,
247                                 struct mlx4_cmd_info *cmd)
248 {
249         struct mlx4_priv *priv = mlx4_priv(dev);
250         uint8_t field, port;
251         uint32_t        size, proxy_qp, qkey;
252         int     err = 0;
253         struct mlx4_func func;
254
255 #define QUERY_FUNC_CAP_FLAGS_OFFSET             0x0
256 #define QUERY_FUNC_CAP_NUM_PORTS_OFFSET         0x1
257 #define QUERY_FUNC_CAP_PF_BHVR_OFFSET           0x4
258 #define QUERY_FUNC_CAP_FMR_OFFSET               0x8
259 #define QUERY_FUNC_CAP_QP_QUOTA_OFFSET_DEP      0x10
260 #define QUERY_FUNC_CAP_CQ_QUOTA_OFFSET_DEP      0x14
261 #define QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET_DEP     0x18
262 #define QUERY_FUNC_CAP_MPT_QUOTA_OFFSET_DEP     0x20
263 #define QUERY_FUNC_CAP_MTT_QUOTA_OFFSET_DEP     0x24
264 #define QUERY_FUNC_CAP_MCG_QUOTA_OFFSET_DEP     0x28
265 #define QUERY_FUNC_CAP_MAX_EQ_OFFSET            0x2c
266 #define QUERY_FUNC_CAP_RESERVED_EQ_OFFSET       0x30
267 #define QUERY_FUNC_CAP_QP_RESD_LKEY_OFFSET      0x48
268
269 #define QUERY_FUNC_CAP_QP_QUOTA_OFFSET          0x50
270 #define QUERY_FUNC_CAP_CQ_QUOTA_OFFSET          0x54
271 #define QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET         0x58
272 #define QUERY_FUNC_CAP_MPT_QUOTA_OFFSET         0x60
273 #define QUERY_FUNC_CAP_MTT_QUOTA_OFFSET         0x64
274 #define QUERY_FUNC_CAP_MCG_QUOTA_OFFSET         0x68
275
276 #define QUERY_FUNC_CAP_EXTRA_FLAGS_OFFSET       0x6c
277
278 #define QUERY_FUNC_CAP_FMR_FLAG                 0x80
279 #define QUERY_FUNC_CAP_FLAG_RDMA                0x40
280 #define QUERY_FUNC_CAP_FLAG_ETH                 0x80
281 #define QUERY_FUNC_CAP_FLAG_QUOTAS              0x10
282 #define QUERY_FUNC_CAP_FLAG_RESD_LKEY           0x08
283 #define QUERY_FUNC_CAP_FLAG_VALID_MAILBOX       0x04
284
285 #define QUERY_FUNC_CAP_EXTRA_FLAGS_BF_QP_ALLOC_FLAG     (1UL << 31)
286 #define QUERY_FUNC_CAP_EXTRA_FLAGS_A0_QP_ALLOC_FLAG     (1UL << 30)
287
288 /* when opcode modifier = 1 */
289 #define QUERY_FUNC_CAP_PHYS_PORT_OFFSET         0x3
290 #define QUERY_FUNC_CAP_PRIV_VF_QKEY_OFFSET      0x4
291 #define QUERY_FUNC_CAP_FLAGS0_OFFSET            0x8
292 #define QUERY_FUNC_CAP_FLAGS1_OFFSET            0xc
293
294 #define QUERY_FUNC_CAP_QP0_TUNNEL               0x10
295 #define QUERY_FUNC_CAP_QP0_PROXY                0x14
296 #define QUERY_FUNC_CAP_QP1_TUNNEL               0x18
297 #define QUERY_FUNC_CAP_QP1_PROXY                0x1c
298 #define QUERY_FUNC_CAP_PHYS_PORT_ID             0x28
299
300 #define QUERY_FUNC_CAP_FLAGS1_FORCE_MAC         0x40
301 #define QUERY_FUNC_CAP_FLAGS1_FORCE_VLAN        0x80
302 #define QUERY_FUNC_CAP_FLAGS1_NIC_INFO                  0x10
303 #define QUERY_FUNC_CAP_VF_ENABLE_QP0            0x08
304
305 #define QUERY_FUNC_CAP_FLAGS0_FORCE_PHY_WQE_GID 0x80
306 #define QUERY_FUNC_CAP_SUPPORTS_NON_POWER_OF_2_NUM_EQS (1 << 31)
307
308         if (vhcr->op_modifier == 1) {
309                 struct mlx4_active_ports actv_ports =
310                         mlx4_get_active_ports(dev, slave);
311                 int converted_port = mlx4_slave_convert_port(
312                                 dev, slave, vhcr->in_modifier);
313
314                 if (converted_port < 0)
315                         return -EINVAL;
316
317                 vhcr->in_modifier = converted_port;
318                 /* phys-port = logical-port */
319                 field = vhcr->in_modifier -
320                         find_first_bit(actv_ports.ports, dev->caps.num_ports);
321                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_PHYS_PORT_OFFSET);
322
323                 port = vhcr->in_modifier;
324                 proxy_qp = dev->phys_caps.base_proxy_sqpn + 8 * slave + port - 1;
325
326                 /* Set nic_info bit to mark new fields support */
327                 field  = QUERY_FUNC_CAP_FLAGS1_NIC_INFO;
328
329                 if (mlx4_vf_smi_enabled(dev, slave, port) &&
330                     !mlx4_get_parav_qkey(dev, proxy_qp, &qkey)) {
331                         field |= QUERY_FUNC_CAP_VF_ENABLE_QP0;
332                         MLX4_PUT(outbox->buf, qkey,
333                                  QUERY_FUNC_CAP_PRIV_VF_QKEY_OFFSET);
334                 }
335                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_FLAGS1_OFFSET);
336
337                 /* size is now the QP number */
338                 size = dev->phys_caps.base_tunnel_sqpn + 8 * slave + port - 1;
339                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP0_TUNNEL);
340
341                 size += 2;
342                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP1_TUNNEL);
343
344                 MLX4_PUT(outbox->buf, proxy_qp, QUERY_FUNC_CAP_QP0_PROXY);
345                 proxy_qp += 2;
346                 MLX4_PUT(outbox->buf, proxy_qp, QUERY_FUNC_CAP_QP1_PROXY);
347
348                 MLX4_PUT(outbox->buf, dev->caps.phys_port_id[vhcr->in_modifier],
349                          QUERY_FUNC_CAP_PHYS_PORT_ID);
350
351         } else if (vhcr->op_modifier == 0) {
352                 struct mlx4_active_ports actv_ports =
353                         mlx4_get_active_ports(dev, slave);
354                 /* enable rdma and ethernet interfaces, new quota locations,
355                  * and reserved lkey
356                  */
357                 field = (QUERY_FUNC_CAP_FLAG_ETH | QUERY_FUNC_CAP_FLAG_RDMA |
358                          QUERY_FUNC_CAP_FLAG_QUOTAS | QUERY_FUNC_CAP_FLAG_VALID_MAILBOX |
359                          QUERY_FUNC_CAP_FLAG_RESD_LKEY);
360                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_FLAGS_OFFSET);
361
362                 field = MIN(bitmap_weight(actv_ports.ports, dev->caps.num_ports),
363                             dev->caps.num_ports);
364                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_NUM_PORTS_OFFSET);
365
366                 size = dev->caps.function_caps; /* set PF behaviours */
367                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_PF_BHVR_OFFSET);
368
369                 field = 0; /* protected FMR support not available as yet */
370                 MLX4_PUT(outbox->buf, field, QUERY_FUNC_CAP_FMR_OFFSET);
371
372                 size = priv->mfunc.master.res_tracker.res_alloc[RES_QP].quota[slave];
373                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP_QUOTA_OFFSET);
374                 size = dev->caps.num_qps;
375                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP_QUOTA_OFFSET_DEP);
376
377                 size = priv->mfunc.master.res_tracker.res_alloc[RES_SRQ].quota[slave];
378                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET);
379                 size = dev->caps.num_srqs;
380                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET_DEP);
381
382                 size = priv->mfunc.master.res_tracker.res_alloc[RES_CQ].quota[slave];
383                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET);
384                 size = dev->caps.num_cqs;
385                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET_DEP);
386
387                 if (!(dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_SYS_EQS) ||
388                     mlx4_QUERY_FUNC(dev, &func, slave)) {
389                         size = vhcr->in_modifier &
390                                 QUERY_FUNC_CAP_SUPPORTS_NON_POWER_OF_2_NUM_EQS ?
391                                 dev->caps.num_eqs :
392                                 ROUNDDOWNPWR2(dev->caps.num_eqs);
393                         MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MAX_EQ_OFFSET);
394                         size = dev->caps.reserved_eqs;
395                         MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_RESERVED_EQ_OFFSET);
396                 } else {
397                         size = vhcr->in_modifier &
398                                 QUERY_FUNC_CAP_SUPPORTS_NON_POWER_OF_2_NUM_EQS ?
399                                 func.max_eq :
400                                 ROUNDDOWNPWR2(func.max_eq);
401                         MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MAX_EQ_OFFSET);
402                         size = func.rsvd_eqs;
403                         MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_RESERVED_EQ_OFFSET);
404                 }
405
406                 size = priv->mfunc.master.res_tracker.res_alloc[RES_MPT].quota[slave];
407                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET);
408                 size = dev->caps.num_mpts;
409                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET_DEP);
410
411                 size = priv->mfunc.master.res_tracker.res_alloc[RES_MTT].quota[slave];
412                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET);
413                 size = dev->caps.num_mtts;
414                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET_DEP);
415
416                 size = dev->caps.num_mgms + dev->caps.num_amgms;
417                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET);
418                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET_DEP);
419
420                 size = QUERY_FUNC_CAP_EXTRA_FLAGS_BF_QP_ALLOC_FLAG |
421                         QUERY_FUNC_CAP_EXTRA_FLAGS_A0_QP_ALLOC_FLAG;
422                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_EXTRA_FLAGS_OFFSET);
423
424                 size = dev->caps.reserved_lkey + ((slave << 8) & 0xFF00);
425                 MLX4_PUT(outbox->buf, size, QUERY_FUNC_CAP_QP_RESD_LKEY_OFFSET);
426         } else
427                 err = -EINVAL;
428
429         return err;
430 }
431
432 int mlx4_QUERY_FUNC_CAP(struct mlx4_dev *dev, uint8_t gen_or_port,
433                         struct mlx4_func_cap *func_cap)
434 {
435         struct mlx4_cmd_mailbox *mailbox;
436         uint32_t                        *outbox;
437         uint8_t                 field, op_modifier;
438         uint32_t                        size, qkey;
439         int                     err = 0, quotas = 0;
440         uint32_t                     in_modifier;
441
442         op_modifier = !!gen_or_port; /* 0 = general, 1 = logical port */
443         in_modifier = op_modifier ? gen_or_port :
444                 QUERY_FUNC_CAP_SUPPORTS_NON_POWER_OF_2_NUM_EQS;
445
446         mailbox = mlx4_alloc_cmd_mailbox(dev);
447         if (IS_ERR(mailbox))
448                 return PTR_ERR(mailbox);
449
450         err = mlx4_cmd_box(dev, 0, mailbox->dma, in_modifier, op_modifier,
451                            MLX4_CMD_QUERY_FUNC_CAP,
452                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_WRAPPED);
453         if (err)
454                 goto out;
455
456         outbox = mailbox->buf;
457
458         if (!op_modifier) {
459                 MLX4_GET(field, outbox, QUERY_FUNC_CAP_FLAGS_OFFSET);
460                 if (!(field & (QUERY_FUNC_CAP_FLAG_ETH | QUERY_FUNC_CAP_FLAG_RDMA))) {
461                         mlx4_err(dev, "The host supports neither eth nor rdma interfaces\n");
462                         err = -EPROTONOSUPPORT;
463                         goto out;
464                 }
465                 func_cap->flags = field;
466                 quotas = !!(func_cap->flags & QUERY_FUNC_CAP_FLAG_QUOTAS);
467
468                 MLX4_GET(field, outbox, QUERY_FUNC_CAP_NUM_PORTS_OFFSET);
469                 func_cap->num_ports = field;
470
471                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_PF_BHVR_OFFSET);
472                 func_cap->pf_context_behaviour = size;
473
474                 if (quotas) {
475                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP_QUOTA_OFFSET);
476                         func_cap->qp_quota = size & 0xFFFFFF;
477
478                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET);
479                         func_cap->srq_quota = size & 0xFFFFFF;
480
481                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET);
482                         func_cap->cq_quota = size & 0xFFFFFF;
483
484                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET);
485                         func_cap->mpt_quota = size & 0xFFFFFF;
486
487                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET);
488                         func_cap->mtt_quota = size & 0xFFFFFF;
489
490                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET);
491                         func_cap->mcg_quota = size & 0xFFFFFF;
492
493                 } else {
494                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP_QUOTA_OFFSET_DEP);
495                         func_cap->qp_quota = size & 0xFFFFFF;
496
497                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_SRQ_QUOTA_OFFSET_DEP);
498                         func_cap->srq_quota = size & 0xFFFFFF;
499
500                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_CQ_QUOTA_OFFSET_DEP);
501                         func_cap->cq_quota = size & 0xFFFFFF;
502
503                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MPT_QUOTA_OFFSET_DEP);
504                         func_cap->mpt_quota = size & 0xFFFFFF;
505
506                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MTT_QUOTA_OFFSET_DEP);
507                         func_cap->mtt_quota = size & 0xFFFFFF;
508
509                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_MCG_QUOTA_OFFSET_DEP);
510                         func_cap->mcg_quota = size & 0xFFFFFF;
511                 }
512                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_MAX_EQ_OFFSET);
513                 func_cap->max_eq = size & 0xFFFFFF;
514
515                 MLX4_GET(size, outbox, QUERY_FUNC_CAP_RESERVED_EQ_OFFSET);
516                 func_cap->reserved_eq = size & 0xFFFFFF;
517
518                 if (func_cap->flags & QUERY_FUNC_CAP_FLAG_RESD_LKEY) {
519                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP_RESD_LKEY_OFFSET);
520                         func_cap->reserved_lkey = size;
521                 } else {
522                         func_cap->reserved_lkey = 0;
523                 }
524
525                 func_cap->extra_flags = 0;
526
527                 /* Mailbox data from 0x6c and onward should only be treated if
528                  * QUERY_FUNC_CAP_FLAG_VALID_MAILBOX is set in func_cap->flags
529                  */
530                 if (func_cap->flags & QUERY_FUNC_CAP_FLAG_VALID_MAILBOX) {
531                         MLX4_GET(size, outbox, QUERY_FUNC_CAP_EXTRA_FLAGS_OFFSET);
532                         if (size & QUERY_FUNC_CAP_EXTRA_FLAGS_BF_QP_ALLOC_FLAG)
533                                 func_cap->extra_flags |= MLX4_QUERY_FUNC_FLAGS_BF_RES_QP;
534                         if (size & QUERY_FUNC_CAP_EXTRA_FLAGS_A0_QP_ALLOC_FLAG)
535                                 func_cap->extra_flags |= MLX4_QUERY_FUNC_FLAGS_A0_RES_QP;
536                 }
537
538                 goto out;
539         }
540
541         /* logical port query */
542         if (gen_or_port > dev->caps.num_ports) {
543                 err = -EINVAL;
544                 goto out;
545         }
546
547         MLX4_GET(func_cap->flags1, outbox, QUERY_FUNC_CAP_FLAGS1_OFFSET);
548         if (dev->caps.port_type[gen_or_port] == MLX4_PORT_TYPE_ETH) {
549                 if (func_cap->flags1 & QUERY_FUNC_CAP_FLAGS1_FORCE_VLAN) {
550                         mlx4_err(dev, "VLAN is enforced on this port\n");
551                         err = -EPROTONOSUPPORT;
552                         goto out;
553                 }
554
555                 if (func_cap->flags1 & QUERY_FUNC_CAP_FLAGS1_FORCE_MAC) {
556                         mlx4_err(dev, "Force mac is enabled on this port\n");
557                         err = -EPROTONOSUPPORT;
558                         goto out;
559                 }
560         } else if (dev->caps.port_type[gen_or_port] == MLX4_PORT_TYPE_IB) {
561                 MLX4_GET(field, outbox, QUERY_FUNC_CAP_FLAGS0_OFFSET);
562                 if (field & QUERY_FUNC_CAP_FLAGS0_FORCE_PHY_WQE_GID) {
563                         mlx4_err(dev, "phy_wqe_gid is enforced on this ib port\n");
564                         err = -EPROTONOSUPPORT;
565                         goto out;
566                 }
567         }
568
569         MLX4_GET(field, outbox, QUERY_FUNC_CAP_PHYS_PORT_OFFSET);
570         func_cap->physical_port = field;
571         if (func_cap->physical_port != gen_or_port) {
572                 err = -ENOSYS;
573                 goto out;
574         }
575
576         if (func_cap->flags1 & QUERY_FUNC_CAP_VF_ENABLE_QP0) {
577                 MLX4_GET(qkey, outbox, QUERY_FUNC_CAP_PRIV_VF_QKEY_OFFSET);
578                 func_cap->qp0_qkey = qkey;
579         } else {
580                 func_cap->qp0_qkey = 0;
581         }
582
583         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP0_TUNNEL);
584         func_cap->qp0_tunnel_qpn = size & 0xFFFFFF;
585
586         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP0_PROXY);
587         func_cap->qp0_proxy_qpn = size & 0xFFFFFF;
588
589         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP1_TUNNEL);
590         func_cap->qp1_tunnel_qpn = size & 0xFFFFFF;
591
592         MLX4_GET(size, outbox, QUERY_FUNC_CAP_QP1_PROXY);
593         func_cap->qp1_proxy_qpn = size & 0xFFFFFF;
594
595         if (func_cap->flags1 & QUERY_FUNC_CAP_FLAGS1_NIC_INFO)
596                 MLX4_GET(func_cap->phys_port_id, outbox,
597                          QUERY_FUNC_CAP_PHYS_PORT_ID);
598
599         /* All other resources are allocated by the master, but we still report
600          * 'num' and 'reserved' capabilities as follows:
601          * - num remains the maximum resource index
602          * - 'num - reserved' is the total available objects of a resource, but
603          *   resource indices may be less than 'reserved'
604          * TODO: set per-resource quotas */
605
606 out:
607         mlx4_free_cmd_mailbox(dev, mailbox);
608
609         return err;
610 }
611
612 int mlx4_QUERY_DEV_CAP(struct mlx4_dev *dev, struct mlx4_dev_cap *dev_cap)
613 {
614         struct mlx4_cmd_mailbox *mailbox;
615         uint32_t *outbox;
616         uint8_t field;
617         uint32_t field32, flags, ext_flags;
618         uint16_t size;
619         uint16_t stat_rate;
620         int err;
621         int i;
622
623 #define QUERY_DEV_CAP_OUT_SIZE                 0x100
624 #define QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET         0x10
625 #define QUERY_DEV_CAP_MAX_QP_SZ_OFFSET          0x11
626 #define QUERY_DEV_CAP_RSVD_QP_OFFSET            0x12
627 #define QUERY_DEV_CAP_MAX_QP_OFFSET             0x13
628 #define QUERY_DEV_CAP_RSVD_SRQ_OFFSET           0x14
629 #define QUERY_DEV_CAP_MAX_SRQ_OFFSET            0x15
630 #define QUERY_DEV_CAP_RSVD_EEC_OFFSET           0x16
631 #define QUERY_DEV_CAP_MAX_EEC_OFFSET            0x17
632 #define QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET          0x19
633 #define QUERY_DEV_CAP_RSVD_CQ_OFFSET            0x1a
634 #define QUERY_DEV_CAP_MAX_CQ_OFFSET             0x1b
635 #define QUERY_DEV_CAP_MAX_MPT_OFFSET            0x1d
636 #define QUERY_DEV_CAP_RSVD_EQ_OFFSET            0x1e
637 #define QUERY_DEV_CAP_MAX_EQ_OFFSET             0x1f
638 #define QUERY_DEV_CAP_RSVD_MTT_OFFSET           0x20
639 #define QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET         0x21
640 #define QUERY_DEV_CAP_RSVD_MRW_OFFSET           0x22
641 #define QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET        0x23
642 #define QUERY_DEV_CAP_NUM_SYS_EQ_OFFSET         0x26
643 #define QUERY_DEV_CAP_MAX_AV_OFFSET             0x27
644 #define QUERY_DEV_CAP_MAX_REQ_QP_OFFSET         0x29
645 #define QUERY_DEV_CAP_MAX_RES_QP_OFFSET         0x2b
646 #define QUERY_DEV_CAP_MAX_GSO_OFFSET            0x2d
647 #define QUERY_DEV_CAP_RSS_OFFSET                0x2e
648 #define QUERY_DEV_CAP_MAX_RDMA_OFFSET           0x2f
649 #define QUERY_DEV_CAP_RSZ_SRQ_OFFSET            0x33
650 #define QUERY_DEV_CAP_PORT_BEACON_OFFSET        0x34
651 #define QUERY_DEV_CAP_ACK_DELAY_OFFSET          0x35
652 #define QUERY_DEV_CAP_MTU_WIDTH_OFFSET          0x36
653 #define QUERY_DEV_CAP_VL_PORT_OFFSET            0x37
654 #define QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET         0x38
655 #define QUERY_DEV_CAP_MAX_GID_OFFSET            0x3b
656 #define QUERY_DEV_CAP_RATE_SUPPORT_OFFSET       0x3c
657 #define QUERY_DEV_CAP_CQ_TS_SUPPORT_OFFSET      0x3e
658 #define QUERY_DEV_CAP_MAX_PKEY_OFFSET           0x3f
659 #define QUERY_DEV_CAP_EXT_FLAGS_OFFSET          0x40
660 #define QUERY_DEV_CAP_FLAGS_OFFSET              0x44
661 #define QUERY_DEV_CAP_RSVD_UAR_OFFSET           0x48
662 #define QUERY_DEV_CAP_UAR_SZ_OFFSET             0x49
663 #define QUERY_DEV_CAP_PAGE_SZ_OFFSET            0x4b
664 #define QUERY_DEV_CAP_BF_OFFSET                 0x4c
665 #define QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET      0x4d
666 #define QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET   0x4e
667 #define QUERY_DEV_CAP_LOG_MAX_BF_PAGES_OFFSET   0x4f
668 #define QUERY_DEV_CAP_MAX_SG_SQ_OFFSET          0x51
669 #define QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET     0x52
670 #define QUERY_DEV_CAP_MAX_SG_RQ_OFFSET          0x55
671 #define QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET     0x56
672 #define QUERY_DEV_CAP_MAX_QP_MCG_OFFSET         0x61
673 #define QUERY_DEV_CAP_RSVD_MCG_OFFSET           0x62
674 #define QUERY_DEV_CAP_MAX_MCG_OFFSET            0x63
675 #define QUERY_DEV_CAP_RSVD_PD_OFFSET            0x64
676 #define QUERY_DEV_CAP_MAX_PD_OFFSET             0x65
677 #define QUERY_DEV_CAP_RSVD_XRC_OFFSET           0x66
678 #define QUERY_DEV_CAP_MAX_XRC_OFFSET            0x67
679 #define QUERY_DEV_CAP_MAX_COUNTERS_OFFSET       0x68
680 #define QUERY_DEV_CAP_PORT_FLOWSTATS_COUNTERS_OFFSET    0x70
681 #define QUERY_DEV_CAP_EXT_2_FLAGS_OFFSET        0x70
682 #define QUERY_DEV_CAP_FLOW_STEERING_IPOIB_OFFSET        0x74
683 #define QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET     0x76
684 #define QUERY_DEV_CAP_FLOW_STEERING_MAX_QP_OFFSET       0x77
685 #define QUERY_DEV_CAP_CQ_EQ_CACHE_LINE_STRIDE   0x7a
686 #define QUERY_DEV_CAP_ECN_QCN_VER_OFFSET        0x7b
687 #define QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET    0x80
688 #define QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET       0x82
689 #define QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET       0x84
690 #define QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET      0x86
691 #define QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET       0x88
692 #define QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET       0x8a
693 #define QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET       0x8c
694 #define QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET     0x8e
695 #define QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET       0x90
696 #define QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET     0x92
697 #define QUERY_DEV_CAP_BMME_FLAGS_OFFSET         0x94
698 #define QUERY_DEV_CAP_CONFIG_DEV_OFFSET         0x94
699 #define QUERY_DEV_CAP_RSVD_LKEY_OFFSET          0x98
700 #define QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET         0xa0
701 #define QUERY_DEV_CAP_ETH_BACKPL_OFFSET         0x9c
702 #define QUERY_DEV_CAP_FW_REASSIGN_MAC           0x9d
703 #define QUERY_DEV_CAP_VXLAN                     0x9e
704 #define QUERY_DEV_CAP_MAD_DEMUX_OFFSET          0xb0
705 #define QUERY_DEV_CAP_DMFS_HIGH_RATE_QPN_BASE_OFFSET    0xa8
706 #define QUERY_DEV_CAP_DMFS_HIGH_RATE_QPN_RANGE_OFFSET   0xac
707 #define QUERY_DEV_CAP_QP_RATE_LIMIT_NUM_OFFSET  0xcc
708 #define QUERY_DEV_CAP_QP_RATE_LIMIT_MAX_OFFSET  0xd0
709 #define QUERY_DEV_CAP_QP_RATE_LIMIT_MIN_OFFSET  0xd2
710
711
712         dev_cap->flags2 = 0;
713         mailbox = mlx4_alloc_cmd_mailbox(dev);
714         if (IS_ERR(mailbox))
715                 return PTR_ERR(mailbox);
716         outbox = mailbox->buf;
717
718         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
719                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
720         if (err)
721                 goto out;
722
723         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_QP_OFFSET);
724         dev_cap->reserved_qps = 1 << (field & 0xf);
725         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_OFFSET);
726         dev_cap->max_qps = 1 << (field & 0x1f);
727         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_SRQ_OFFSET);
728         dev_cap->reserved_srqs = 1 << (field >> 4);
729         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_OFFSET);
730         dev_cap->max_srqs = 1 << (field & 0x1f);
731         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET);
732         dev_cap->max_cq_sz = 1 << field;
733         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_CQ_OFFSET);
734         dev_cap->reserved_cqs = 1 << (field & 0xf);
735         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_OFFSET);
736         dev_cap->max_cqs = 1 << (field & 0x1f);
737         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MPT_OFFSET);
738         dev_cap->max_mpts = 1 << (field & 0x3f);
739         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_EQ_OFFSET);
740         dev_cap->reserved_eqs = 1 << (field & 0xf);
741         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_EQ_OFFSET);
742         dev_cap->max_eqs = 1 << (field & 0xf);
743         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MTT_OFFSET);
744         dev_cap->reserved_mtts = 1 << (field >> 4);
745         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET);
746         dev_cap->max_mrw_sz = 1 << field;
747         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MRW_OFFSET);
748         dev_cap->reserved_mrws = 1 << (field & 0xf);
749         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET);
750         dev_cap->max_mtt_seg = 1 << (field & 0x3f);
751         MLX4_GET(size, outbox, QUERY_DEV_CAP_NUM_SYS_EQ_OFFSET);
752         dev_cap->num_sys_eqs = size & 0xfff;
753         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_REQ_QP_OFFSET);
754         dev_cap->max_requester_per_qp = 1 << (field & 0x3f);
755         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RES_QP_OFFSET);
756         dev_cap->max_responder_per_qp = 1 << (field & 0x3f);
757         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GSO_OFFSET);
758         field &= 0x1f;
759         if (!field)
760                 dev_cap->max_gso_sz = 0;
761         else
762                 dev_cap->max_gso_sz = 1 << field;
763
764         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSS_OFFSET);
765         if (field & 0x20)
766                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RSS_XOR;
767         if (field & 0x10)
768                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RSS_TOP;
769         field &= 0xf;
770         if (field) {
771                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RSS;
772                 dev_cap->max_rss_tbl_sz = 1 << field;
773         } else
774                 dev_cap->max_rss_tbl_sz = 0;
775         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RDMA_OFFSET);
776         dev_cap->max_rdma_global = 1 << (field & 0x3f);
777         MLX4_GET(field, outbox, QUERY_DEV_CAP_ACK_DELAY_OFFSET);
778         dev_cap->local_ca_ack_delay = field & 0x1f;
779         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
780         dev_cap->num_ports = field & 0xf;
781         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MSG_SZ_OFFSET);
782         dev_cap->max_msg_sz = 1 << (field & 0x1f);
783         MLX4_GET(field, outbox, QUERY_DEV_CAP_PORT_FLOWSTATS_COUNTERS_OFFSET);
784         if (field & 0x10)
785                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_FLOWSTATS_EN;
786         MLX4_GET(field, outbox, QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET);
787         if (field & 0x80)
788                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_FS_EN;
789         dev_cap->fs_log_max_ucast_qp_range_size = field & 0x1f;
790         MLX4_GET(field, outbox, QUERY_DEV_CAP_PORT_BEACON_OFFSET);
791         if (field & 0x80)
792                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_PORT_BEACON;
793         MLX4_GET(field, outbox, QUERY_DEV_CAP_FLOW_STEERING_IPOIB_OFFSET);
794         if (field & 0x80)
795                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_DMFS_IPOIB;
796         MLX4_GET(field, outbox, QUERY_DEV_CAP_FLOW_STEERING_MAX_QP_OFFSET);
797         dev_cap->fs_max_num_qp_per_entry = field;
798         MLX4_GET(field, outbox, QUERY_DEV_CAP_ECN_QCN_VER_OFFSET);
799         if (field & 0x1)
800                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_QCN;
801         MLX4_GET(stat_rate, outbox, QUERY_DEV_CAP_RATE_SUPPORT_OFFSET);
802         dev_cap->stat_rate_support = stat_rate;
803         MLX4_GET(field, outbox, QUERY_DEV_CAP_CQ_TS_SUPPORT_OFFSET);
804         if (field & 0x80)
805                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_TS;
806         MLX4_GET(ext_flags, outbox, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
807         MLX4_GET(flags, outbox, QUERY_DEV_CAP_FLAGS_OFFSET);
808         dev_cap->flags = flags | (uint64_t)ext_flags << 32;
809         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_UAR_OFFSET);
810         dev_cap->reserved_uars = field >> 4;
811         MLX4_GET(field, outbox, QUERY_DEV_CAP_UAR_SZ_OFFSET);
812         dev_cap->uar_size = 1 << ((field & 0x3f) + 20);
813         MLX4_GET(field, outbox, QUERY_DEV_CAP_PAGE_SZ_OFFSET);
814         dev_cap->min_page_sz = 1 << field;
815
816         MLX4_GET(field, outbox, QUERY_DEV_CAP_BF_OFFSET);
817         if (field & 0x80) {
818                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET);
819                 dev_cap->bf_reg_size = 1 << (field & 0x1f);
820                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET);
821                 if ((1 << (field & 0x3f)) > (PAGE_SIZE / dev_cap->bf_reg_size))
822                         field = 3;
823                 dev_cap->bf_regs_per_page = 1 << (field & 0x3f);
824         } else {
825                 dev_cap->bf_reg_size = 0;
826         }
827
828         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_SQ_OFFSET);
829         dev_cap->max_sq_sg = field;
830         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET);
831         dev_cap->max_sq_desc_sz = size;
832
833         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_MCG_OFFSET);
834         dev_cap->max_qp_per_mcg = 1 << field;
835         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MCG_OFFSET);
836         dev_cap->reserved_mgms = field & 0xf;
837         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MCG_OFFSET);
838         dev_cap->max_mcgs = 1 << field;
839         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_PD_OFFSET);
840         dev_cap->reserved_pds = field >> 4;
841         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PD_OFFSET);
842         dev_cap->max_pds = 1 << (field & 0x3f);
843         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_XRC_OFFSET);
844         dev_cap->reserved_xrcds = field >> 4;
845         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_XRC_OFFSET);
846         dev_cap->max_xrcds = 1 << (field & 0x1f);
847
848         MLX4_GET(size, outbox, QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET);
849         dev_cap->rdmarc_entry_sz = size;
850         MLX4_GET(size, outbox, QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET);
851         dev_cap->qpc_entry_sz = size;
852         MLX4_GET(size, outbox, QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET);
853         dev_cap->aux_entry_sz = size;
854         MLX4_GET(size, outbox, QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET);
855         dev_cap->altc_entry_sz = size;
856         MLX4_GET(size, outbox, QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET);
857         dev_cap->eqc_entry_sz = size;
858         MLX4_GET(size, outbox, QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET);
859         dev_cap->cqc_entry_sz = size;
860         MLX4_GET(size, outbox, QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET);
861         dev_cap->srq_entry_sz = size;
862         MLX4_GET(size, outbox, QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET);
863         dev_cap->cmpt_entry_sz = size;
864         MLX4_GET(size, outbox, QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET);
865         dev_cap->mtt_entry_sz = size;
866         MLX4_GET(size, outbox, QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET);
867         dev_cap->dmpt_entry_sz = size;
868
869         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET);
870         dev_cap->max_srq_sz = 1 << field;
871         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_SZ_OFFSET);
872         dev_cap->max_qp_sz = 1 << field;
873         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSZ_SRQ_OFFSET);
874         dev_cap->resize_srq = field & 1;
875         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_RQ_OFFSET);
876         dev_cap->max_rq_sg = field;
877         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET);
878         dev_cap->max_rq_desc_sz = size;
879         MLX4_GET(field, outbox, QUERY_DEV_CAP_CQ_EQ_CACHE_LINE_STRIDE);
880         if (field & (1 << 4))
881                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_QOS_VPP;
882         if (field & (1 << 5))
883                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_ETH_PROT_CTRL;
884         if (field & (1 << 6))
885                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_CQE_STRIDE;
886         if (field & (1 << 7))
887                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_EQE_STRIDE;
888         MLX4_GET(dev_cap->bmme_flags, outbox,
889                  QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
890         if (dev_cap->bmme_flags & MLX4_FLAG_PORT_REMAP)
891                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_PORT_REMAP;
892         MLX4_GET(field, outbox, QUERY_DEV_CAP_CONFIG_DEV_OFFSET);
893         if (field & 0x20)
894                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_CONFIG_DEV;
895         if (field & (1 << 2))
896                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_IGNORE_FCS;
897         MLX4_GET(dev_cap->reserved_lkey, outbox,
898                  QUERY_DEV_CAP_RSVD_LKEY_OFFSET);
899         MLX4_GET(field32, outbox, QUERY_DEV_CAP_ETH_BACKPL_OFFSET);
900         if (field32 & (1 << 0))
901                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_ETH_BACKPL_AN_REP;
902         if (field32 & (1 << 7))
903                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_RECOVERABLE_ERROR_EVENT;
904         MLX4_GET(field, outbox, QUERY_DEV_CAP_FW_REASSIGN_MAC);
905         if (field & 1<<6)
906                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_REASSIGN_MAC_EN;
907         MLX4_GET(field, outbox, QUERY_DEV_CAP_VXLAN);
908         if (field & 1<<3)
909                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_VXLAN_OFFLOADS;
910         if (field & (1 << 5))
911                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_ETS_CFG;
912         MLX4_GET(dev_cap->max_icm_sz, outbox,
913                  QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET);
914         if (dev_cap->flags & MLX4_DEV_CAP_FLAG_COUNTERS)
915                 MLX4_GET(dev_cap->max_counters, outbox,
916                          QUERY_DEV_CAP_MAX_COUNTERS_OFFSET);
917
918         MLX4_GET(field32, outbox,
919                  QUERY_DEV_CAP_MAD_DEMUX_OFFSET);
920         if (field32 & (1 << 0))
921                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_MAD_DEMUX;
922
923         MLX4_GET(dev_cap->dmfs_high_rate_qpn_base, outbox,
924                  QUERY_DEV_CAP_DMFS_HIGH_RATE_QPN_BASE_OFFSET);
925         dev_cap->dmfs_high_rate_qpn_base &= MGM_QPN_MASK;
926         MLX4_GET(dev_cap->dmfs_high_rate_qpn_range, outbox,
927                  QUERY_DEV_CAP_DMFS_HIGH_RATE_QPN_RANGE_OFFSET);
928         dev_cap->dmfs_high_rate_qpn_range &= MGM_QPN_MASK;
929
930         MLX4_GET(size, outbox, QUERY_DEV_CAP_QP_RATE_LIMIT_NUM_OFFSET);
931         dev_cap->rl_caps.num_rates = size;
932         if (dev_cap->rl_caps.num_rates) {
933                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_QP_RATE_LIMIT;
934                 MLX4_GET(size, outbox, QUERY_DEV_CAP_QP_RATE_LIMIT_MAX_OFFSET);
935                 dev_cap->rl_caps.max_val  = size & 0xfff;
936                 dev_cap->rl_caps.max_unit = size >> 14;
937                 MLX4_GET(size, outbox, QUERY_DEV_CAP_QP_RATE_LIMIT_MIN_OFFSET);
938                 dev_cap->rl_caps.min_val  = size & 0xfff;
939                 dev_cap->rl_caps.min_unit = size >> 14;
940         }
941
942         MLX4_GET(field32, outbox, QUERY_DEV_CAP_EXT_2_FLAGS_OFFSET);
943         if (field32 & (1 << 16))
944                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_UPDATE_QP;
945         if (field32 & (1 << 26))
946                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_VLAN_CONTROL;
947         if (field32 & (1 << 20))
948                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_FSM;
949         if (field32 & (1 << 21))
950                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_80_VFS;
951
952         for (i = 1; i <= dev_cap->num_ports; i++) {
953                 err = mlx4_QUERY_PORT(dev, i, dev_cap->port_cap + i);
954                 if (err)
955                         goto out;
956         }
957
958         /*
959          * Each UAR has 4 EQ doorbells; so if a UAR is reserved, then
960          * we can't use any EQs whose doorbell falls on that page,
961          * even if the EQ itself isn't reserved.
962          */
963         if (dev_cap->num_sys_eqs == 0)
964                 dev_cap->reserved_eqs = MAX(dev_cap->reserved_uars * 4,
965                                             dev_cap->reserved_eqs);
966         else
967                 dev_cap->flags2 |= MLX4_DEV_CAP_FLAG2_SYS_EQS;
968
969 out:
970         mlx4_free_cmd_mailbox(dev, mailbox);
971         return err;
972 }
973
974 void mlx4_dev_cap_dump(struct mlx4_dev *dev, struct mlx4_dev_cap *dev_cap)
975 {
976         if (dev_cap->bf_reg_size > 0)
977                 mlx4_dbg(dev, "BlueFlame available (reg size %d, regs/page %d)\n",
978                          dev_cap->bf_reg_size, dev_cap->bf_regs_per_page);
979         else
980                 mlx4_dbg(dev, "BlueFlame not available\n");
981
982         mlx4_dbg(dev, "Base MM extensions: flags %08x, rsvd L_Key %08x\n",
983                  dev_cap->bmme_flags, dev_cap->reserved_lkey);
984         mlx4_dbg(dev, "Max ICM size %lld MB\n",
985                  (unsigned long long) dev_cap->max_icm_sz >> 20);
986         mlx4_dbg(dev, "Max QPs: %d, reserved QPs: %d, entry size: %d\n",
987                  dev_cap->max_qps, dev_cap->reserved_qps, dev_cap->qpc_entry_sz);
988         mlx4_dbg(dev, "Max SRQs: %d, reserved SRQs: %d, entry size: %d\n",
989                  dev_cap->max_srqs, dev_cap->reserved_srqs, dev_cap->srq_entry_sz);
990         mlx4_dbg(dev, "Max CQs: %d, reserved CQs: %d, entry size: %d\n",
991                  dev_cap->max_cqs, dev_cap->reserved_cqs, dev_cap->cqc_entry_sz);
992         mlx4_dbg(dev, "Num sys EQs: %d, max EQs: %d, reserved EQs: %d, entry size: %d\n",
993                  dev_cap->num_sys_eqs, dev_cap->max_eqs, dev_cap->reserved_eqs,
994                  dev_cap->eqc_entry_sz);
995         mlx4_dbg(dev, "reserved MPTs: %d, reserved MTTs: %d\n",
996                  dev_cap->reserved_mrws, dev_cap->reserved_mtts);
997         mlx4_dbg(dev, "Max PDs: %d, reserved PDs: %d, reserved UARs: %d\n",
998                  dev_cap->max_pds, dev_cap->reserved_pds, dev_cap->reserved_uars);
999         mlx4_dbg(dev, "Max QP/MCG: %d, reserved MGMs: %d\n",
1000                  dev_cap->max_pds, dev_cap->reserved_mgms);
1001         mlx4_dbg(dev, "Max CQEs: %d, max WQEs: %d, max SRQ WQEs: %d\n",
1002                  dev_cap->max_cq_sz, dev_cap->max_qp_sz, dev_cap->max_srq_sz);
1003         mlx4_dbg(dev, "Local CA ACK delay: %d, max MTU: %d, port width cap: %d\n",
1004                  dev_cap->local_ca_ack_delay, 128 << dev_cap->port_cap[1].ib_mtu,
1005                  dev_cap->port_cap[1].max_port_width);
1006         mlx4_dbg(dev, "Max SQ desc size: %d, max SQ S/G: %d\n",
1007                  dev_cap->max_sq_desc_sz, dev_cap->max_sq_sg);
1008         mlx4_dbg(dev, "Max RQ desc size: %d, max RQ S/G: %d\n",
1009                  dev_cap->max_rq_desc_sz, dev_cap->max_rq_sg);
1010         mlx4_dbg(dev, "Max GSO size: %d\n", dev_cap->max_gso_sz);
1011         mlx4_dbg(dev, "Max counters: %d\n", dev_cap->max_counters);
1012         mlx4_dbg(dev, "Max RSS Table size: %d\n", dev_cap->max_rss_tbl_sz);
1013         mlx4_dbg(dev, "DMFS high rate steer QPn base: %d\n",
1014                  dev_cap->dmfs_high_rate_qpn_base);
1015         mlx4_dbg(dev, "DMFS high rate steer QPn range: %d\n",
1016                  dev_cap->dmfs_high_rate_qpn_range);
1017
1018         if (dev_cap->flags2 & MLX4_DEV_CAP_FLAG2_QP_RATE_LIMIT) {
1019                 struct mlx4_rate_limit_caps *rl_caps = &dev_cap->rl_caps;
1020
1021                 mlx4_dbg(dev, "QP Rate-Limit: #rates %d, unit/val max %d/%d, min %d/%d\n",
1022                          rl_caps->num_rates, rl_caps->max_unit, rl_caps->max_val,
1023                          rl_caps->min_unit, rl_caps->min_val);
1024         }
1025
1026         dump_dev_cap_flags(dev, dev_cap->flags);
1027         dump_dev_cap_flags2(dev, dev_cap->flags2);
1028 }
1029
1030 int mlx4_QUERY_PORT(struct mlx4_dev *dev, int port, struct mlx4_port_cap *port_cap)
1031 {
1032         struct mlx4_cmd_mailbox *mailbox;
1033         uint32_t *outbox;
1034         uint8_t field;
1035         uint32_t field32;
1036         int err;
1037
1038         mailbox = mlx4_alloc_cmd_mailbox(dev);
1039         if (IS_ERR(mailbox))
1040                 return PTR_ERR(mailbox);
1041         outbox = mailbox->buf;
1042
1043         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
1044                 err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
1045                                    MLX4_CMD_TIME_CLASS_A,
1046                                    MLX4_CMD_NATIVE);
1047
1048                 if (err)
1049                         goto out;
1050
1051                 MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
1052                 port_cap->max_vl           = field >> 4;
1053                 MLX4_GET(field, outbox, QUERY_DEV_CAP_MTU_WIDTH_OFFSET);
1054                 port_cap->ib_mtu           = field >> 4;
1055                 port_cap->max_port_width = field & 0xf;
1056                 MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GID_OFFSET);
1057                 port_cap->max_gids         = 1 << (field & 0xf);
1058                 MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PKEY_OFFSET);
1059                 port_cap->max_pkeys        = 1 << (field & 0xf);
1060         } else {
1061 #define QUERY_PORT_SUPPORTED_TYPE_OFFSET        0x00
1062 #define QUERY_PORT_MTU_OFFSET                   0x01
1063 #define QUERY_PORT_ETH_MTU_OFFSET               0x02
1064 #define QUERY_PORT_WIDTH_OFFSET                 0x06
1065 #define QUERY_PORT_MAX_GID_PKEY_OFFSET          0x07
1066 #define QUERY_PORT_MAX_MACVLAN_OFFSET           0x0a
1067 #define QUERY_PORT_MAX_VL_OFFSET                0x0b
1068 #define QUERY_PORT_MAC_OFFSET                   0x10
1069 #define QUERY_PORT_TRANS_VENDOR_OFFSET          0x18
1070 #define QUERY_PORT_WAVELENGTH_OFFSET            0x1c
1071 #define QUERY_PORT_TRANS_CODE_OFFSET            0x20
1072
1073                 err = mlx4_cmd_box(dev, 0, mailbox->dma, port, 0, MLX4_CMD_QUERY_PORT,
1074                                    MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
1075                 if (err)
1076                         goto out;
1077
1078                 MLX4_GET(field, outbox, QUERY_PORT_SUPPORTED_TYPE_OFFSET);
1079                 port_cap->supported_port_types = field & 3;
1080                 port_cap->suggested_type = (field >> 3) & 1;
1081                 port_cap->default_sense = (field >> 4) & 1;
1082                 port_cap->dmfs_optimized_state = (field >> 5) & 1;
1083                 MLX4_GET(field, outbox, QUERY_PORT_MTU_OFFSET);
1084                 port_cap->ib_mtu           = field & 0xf;
1085                 MLX4_GET(field, outbox, QUERY_PORT_WIDTH_OFFSET);
1086                 port_cap->max_port_width = field & 0xf;
1087                 MLX4_GET(field, outbox, QUERY_PORT_MAX_GID_PKEY_OFFSET);
1088                 port_cap->max_gids         = 1 << (field >> 4);
1089                 port_cap->max_pkeys        = 1 << (field & 0xf);
1090                 MLX4_GET(field, outbox, QUERY_PORT_MAX_VL_OFFSET);
1091                 port_cap->max_vl           = field & 0xf;
1092                 MLX4_GET(field, outbox, QUERY_PORT_MAX_MACVLAN_OFFSET);
1093                 port_cap->log_max_macs  = field & 0xf;
1094                 port_cap->log_max_vlans = field >> 4;
1095                 MLX4_GET(port_cap->eth_mtu, outbox, QUERY_PORT_ETH_MTU_OFFSET);
1096                 MLX4_GET(port_cap->def_mac, outbox, QUERY_PORT_MAC_OFFSET);
1097                 MLX4_GET(field32, outbox, QUERY_PORT_TRANS_VENDOR_OFFSET);
1098                 port_cap->trans_type = field32 >> 24;
1099                 port_cap->vendor_oui = field32 & 0xffffff;
1100                 MLX4_GET(port_cap->wavelength, outbox, QUERY_PORT_WAVELENGTH_OFFSET);
1101                 MLX4_GET(port_cap->trans_code, outbox, QUERY_PORT_TRANS_CODE_OFFSET);
1102         }
1103
1104 out:
1105         mlx4_free_cmd_mailbox(dev, mailbox);
1106         return err;
1107 }
1108
1109 #define DEV_CAP_EXT_2_FLAG_PFC_COUNTERS (1 << 28)
1110 #define DEV_CAP_EXT_2_FLAG_VLAN_CONTROL (1 << 26)
1111 #define DEV_CAP_EXT_2_FLAG_80_VFS       (1 << 21)
1112 #define DEV_CAP_EXT_2_FLAG_FSM          (1 << 20)
1113
1114 int mlx4_QUERY_DEV_CAP_wrapper(struct mlx4_dev *dev, int slave,
1115                                struct mlx4_vhcr *vhcr,
1116                                struct mlx4_cmd_mailbox *inbox,
1117                                struct mlx4_cmd_mailbox *outbox,
1118                                struct mlx4_cmd_info *cmd)
1119 {
1120         uint64_t        flags;
1121         int     err = 0;
1122         uint8_t field;
1123         uint16_t        field16;
1124         uint32_t        bmme_flags, field32;
1125         int     real_port;
1126         int     slave_port;
1127         int     first_port;
1128         struct mlx4_active_ports actv_ports;
1129
1130         err = mlx4_cmd_box(dev, 0, outbox->dma, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
1131                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1132         if (err)
1133                 return err;
1134
1135         /* add port mng change event capability and disable mw type 1
1136          * unconditionally to slaves
1137          */
1138         MLX4_GET(flags, outbox->buf, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
1139         flags |= MLX4_DEV_CAP_FLAG_PORT_MNG_CHG_EV;
1140         flags &= ~MLX4_DEV_CAP_FLAG_MEM_WINDOW;
1141         actv_ports = mlx4_get_active_ports(dev, slave);
1142         first_port = find_first_bit(actv_ports.ports, dev->caps.num_ports);
1143         for (slave_port = 0, real_port = first_port;
1144              real_port < first_port +
1145              bitmap_weight(actv_ports.ports, dev->caps.num_ports);
1146              ++real_port, ++slave_port) {
1147                 if (flags & (MLX4_DEV_CAP_FLAG_WOL_PORT1 << real_port))
1148                         flags |= MLX4_DEV_CAP_FLAG_WOL_PORT1 << slave_port;
1149                 else
1150                         flags &= ~(MLX4_DEV_CAP_FLAG_WOL_PORT1 << slave_port);
1151         }
1152         for (; slave_port < dev->caps.num_ports; ++slave_port)
1153                 flags &= ~(MLX4_DEV_CAP_FLAG_WOL_PORT1 << slave_port);
1154
1155         /* Not exposing RSS IP fragments to guests */
1156         flags &= ~MLX4_DEV_CAP_FLAG_RSS_IP_FRAG;
1157         MLX4_PUT(outbox->buf, flags, QUERY_DEV_CAP_EXT_FLAGS_OFFSET);
1158
1159         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_VL_PORT_OFFSET);
1160         field &= ~0x0F;
1161         field |= bitmap_weight(actv_ports.ports, dev->caps.num_ports) & 0x0F;
1162         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_VL_PORT_OFFSET);
1163
1164         /* For guests, disable timestamp */
1165         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_CQ_TS_SUPPORT_OFFSET);
1166         field &= 0x7f;
1167         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_CQ_TS_SUPPORT_OFFSET);
1168
1169         /* For guests, disable vxlan tunneling and QoS support */
1170         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_VXLAN);
1171         field &= 0xd7;
1172         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_VXLAN);
1173
1174         /* For guests, disable port BEACON */
1175         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_PORT_BEACON_OFFSET);
1176         field &= 0x7f;
1177         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_PORT_BEACON_OFFSET);
1178
1179         /* For guests, report Blueflame disabled */
1180         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_BF_OFFSET);
1181         field &= 0x7f;
1182         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_BF_OFFSET);
1183
1184         /* For guests, disable mw type 2 and port remap*/
1185         MLX4_GET(bmme_flags, outbox->buf, QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
1186         bmme_flags &= ~MLX4_BMME_FLAG_TYPE_2_WIN;
1187         bmme_flags &= ~MLX4_FLAG_PORT_REMAP;
1188         MLX4_PUT(outbox->buf, bmme_flags, QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
1189
1190         /* turn off device-managed steering capability if not enabled */
1191         if (dev->caps.steering_mode != MLX4_STEERING_MODE_DEVICE_MANAGED) {
1192                 MLX4_GET(field, outbox->buf,
1193                          QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET);
1194                 field &= 0x7f;
1195                 MLX4_PUT(outbox->buf, field,
1196                          QUERY_DEV_CAP_FLOW_STEERING_RANGE_EN_OFFSET);
1197         }
1198
1199         /* turn off ipoib managed steering for guests */
1200         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_FLOW_STEERING_IPOIB_OFFSET);
1201         field &= ~0x80;
1202         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_FLOW_STEERING_IPOIB_OFFSET);
1203
1204         /* turn off host side virt features (VST, FSM, etc) for guests */
1205         MLX4_GET(field32, outbox->buf, QUERY_DEV_CAP_EXT_2_FLAGS_OFFSET);
1206         field32 &= ~(DEV_CAP_EXT_2_FLAG_VLAN_CONTROL | DEV_CAP_EXT_2_FLAG_80_VFS |
1207                      DEV_CAP_EXT_2_FLAG_FSM | DEV_CAP_EXT_2_FLAG_PFC_COUNTERS);
1208         MLX4_PUT(outbox->buf, field32, QUERY_DEV_CAP_EXT_2_FLAGS_OFFSET);
1209
1210         /* turn off QCN for guests */
1211         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_ECN_QCN_VER_OFFSET);
1212         field &= 0xfe;
1213         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_ECN_QCN_VER_OFFSET);
1214
1215         /* turn off QP max-rate limiting for guests */
1216         field16 = 0;
1217         MLX4_PUT(outbox->buf, field16, QUERY_DEV_CAP_QP_RATE_LIMIT_NUM_OFFSET);
1218
1219         /* turn off QoS per VF support for guests */
1220         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_CQ_EQ_CACHE_LINE_STRIDE);
1221         field &= 0xef;
1222         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_CQ_EQ_CACHE_LINE_STRIDE);
1223
1224         /* turn off ignore FCS feature for guests */
1225         MLX4_GET(field, outbox->buf, QUERY_DEV_CAP_CONFIG_DEV_OFFSET);
1226         field &= 0xfb;
1227         MLX4_PUT(outbox->buf, field, QUERY_DEV_CAP_CONFIG_DEV_OFFSET);
1228
1229         return 0;
1230 }
1231
1232 int mlx4_QUERY_PORT_wrapper(struct mlx4_dev *dev, int slave,
1233                             struct mlx4_vhcr *vhcr,
1234                             struct mlx4_cmd_mailbox *inbox,
1235                             struct mlx4_cmd_mailbox *outbox,
1236                             struct mlx4_cmd_info *cmd)
1237 {
1238         struct mlx4_priv *priv = mlx4_priv(dev);
1239         uint64_t def_mac;
1240         uint8_t port_type;
1241         uint16_t short_field;
1242         int err;
1243         int admin_link_state;
1244         int port = mlx4_slave_convert_port(dev, slave,
1245                                            vhcr->in_modifier & 0xFF);
1246
1247 #define MLX4_VF_PORT_NO_LINK_SENSE_MASK 0xE0
1248 #define MLX4_PORT_LINK_UP_MASK          0x80
1249 #define QUERY_PORT_CUR_MAX_PKEY_OFFSET  0x0c
1250 #define QUERY_PORT_CUR_MAX_GID_OFFSET   0x0e
1251
1252         if (port < 0)
1253                 return -EINVAL;
1254
1255         /* Protect against untrusted guests: enforce that this is the
1256          * QUERY_PORT general query.
1257          */
1258         if (vhcr->op_modifier || vhcr->in_modifier & ~0xFF)
1259                 return -EINVAL;
1260
1261         vhcr->in_modifier = port;
1262
1263         err = mlx4_cmd_box(dev, 0, outbox->dma, vhcr->in_modifier, 0,
1264                            MLX4_CMD_QUERY_PORT, MLX4_CMD_TIME_CLASS_B,
1265                            MLX4_CMD_NATIVE);
1266
1267         if (!err && dev->caps.function != slave) {
1268                 def_mac = priv->mfunc.master.vf_oper[slave].vport[vhcr->in_modifier].state.mac;
1269                 MLX4_PUT(outbox->buf, def_mac, QUERY_PORT_MAC_OFFSET);
1270
1271                 /* get port type - currently only eth is enabled */
1272                 MLX4_GET(port_type, outbox->buf,
1273                          QUERY_PORT_SUPPORTED_TYPE_OFFSET);
1274
1275                 /* No link sensing allowed */
1276                 port_type &= MLX4_VF_PORT_NO_LINK_SENSE_MASK;
1277                 /* set port type to currently operating port type */
1278                 port_type |= (dev->caps.port_type[vhcr->in_modifier] & 0x3);
1279
1280 #if 0 // AKAROS_PORT
1281                 admin_link_state = priv->mfunc.master.vf_oper[slave].vport[vhcr->in_modifier].state.link_state;
1282                 if (IFLA_VF_LINK_STATE_ENABLE == admin_link_state)
1283                         port_type |= MLX4_PORT_LINK_UP_MASK;
1284                 else if (IFLA_VF_LINK_STATE_DISABLE == admin_link_state)
1285                         port_type &= ~MLX4_PORT_LINK_UP_MASK;
1286 #endif
1287
1288                 MLX4_PUT(outbox->buf, port_type,
1289                          QUERY_PORT_SUPPORTED_TYPE_OFFSET);
1290
1291                 if (dev->caps.port_type[vhcr->in_modifier] == MLX4_PORT_TYPE_ETH)
1292                         short_field = mlx4_get_slave_num_gids(dev, slave, port);
1293                 else
1294                         short_field = 1; /* slave max gids */
1295                 MLX4_PUT(outbox->buf, short_field,
1296                          QUERY_PORT_CUR_MAX_GID_OFFSET);
1297
1298                 short_field = dev->caps.pkey_table_len[vhcr->in_modifier];
1299                 MLX4_PUT(outbox->buf, short_field,
1300                          QUERY_PORT_CUR_MAX_PKEY_OFFSET);
1301         }
1302
1303         return err;
1304 }
1305
1306 int mlx4_get_slave_pkey_gid_tbl_len(struct mlx4_dev *dev, uint8_t port,
1307                                     int *gid_tbl_len, int *pkey_tbl_len)
1308 {
1309         struct mlx4_cmd_mailbox *mailbox;
1310         uint32_t                        *outbox;
1311         uint16_t                        field;
1312         int                     err;
1313
1314         mailbox = mlx4_alloc_cmd_mailbox(dev);
1315         if (IS_ERR(mailbox))
1316                 return PTR_ERR(mailbox);
1317
1318         err =  mlx4_cmd_box(dev, 0, mailbox->dma, port, 0,
1319                             MLX4_CMD_QUERY_PORT, MLX4_CMD_TIME_CLASS_B,
1320                             MLX4_CMD_WRAPPED);
1321         if (err)
1322                 goto out;
1323
1324         outbox = mailbox->buf;
1325
1326         MLX4_GET(field, outbox, QUERY_PORT_CUR_MAX_GID_OFFSET);
1327         *gid_tbl_len = field;
1328
1329         MLX4_GET(field, outbox, QUERY_PORT_CUR_MAX_PKEY_OFFSET);
1330         *pkey_tbl_len = field;
1331
1332 out:
1333         mlx4_free_cmd_mailbox(dev, mailbox);
1334         return err;
1335 }
1336 EXPORT_SYMBOL(mlx4_get_slave_pkey_gid_tbl_len);
1337
1338 int mlx4_map_cmd(struct mlx4_dev *dev, uint16_t op, struct mlx4_icm *icm,
1339                  uint64_t virt)
1340 {
1341         struct mlx4_cmd_mailbox *mailbox;
1342         struct mlx4_icm_iter iter;
1343         __be64 *pages;
1344         int lg;
1345         int nent = 0;
1346         int i;
1347         int err = 0;
1348         int ts = 0, tc = 0;
1349
1350         mailbox = mlx4_alloc_cmd_mailbox(dev);
1351         if (IS_ERR(mailbox))
1352                 return PTR_ERR(mailbox);
1353         pages = mailbox->buf;
1354
1355         for (mlx4_icm_first(icm, &iter);
1356              !mlx4_icm_last(&iter);
1357              mlx4_icm_next(&iter)) {
1358                 /*
1359                  * We have to pass pages that are aligned to their
1360                  * size, so find the least significant 1 in the
1361                  * address or size and use that as our log2 size.
1362                  */
1363                 lg = ffs(mlx4_icm_addr(&iter) | mlx4_icm_size(&iter)) - 1;
1364                 if (lg < MLX4_ICM_PAGE_SHIFT) {
1365                         mlx4_warn(dev, "Got FW area not aligned to %d (%llx/%lx)\n",
1366                                   MLX4_ICM_PAGE_SIZE,
1367                                   (unsigned long long) mlx4_icm_addr(&iter),
1368                                   mlx4_icm_size(&iter));
1369                         err = -EINVAL;
1370                         goto out;
1371                 }
1372
1373                 for (i = 0; i < mlx4_icm_size(&iter) >> lg; ++i) {
1374                         if (virt != -1) {
1375                                 pages[nent * 2] = cpu_to_be64(virt);
1376                                 virt += 1 << lg;
1377                         }
1378
1379                         pages[nent * 2 + 1] =
1380                                 cpu_to_be64((mlx4_icm_addr(&iter) + (i << lg)) |
1381                                             (lg - MLX4_ICM_PAGE_SHIFT));
1382                         ts += 1 << (lg - 10);
1383                         ++tc;
1384
1385                         if (++nent == MLX4_MAILBOX_SIZE / 16) {
1386                                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op,
1387                                                 MLX4_CMD_TIME_CLASS_B,
1388                                                 MLX4_CMD_NATIVE);
1389                                 if (err)
1390                                         goto out;
1391                                 nent = 0;
1392                         }
1393                 }
1394         }
1395
1396         if (nent)
1397                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op,
1398                                MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
1399         if (err)
1400                 goto out;
1401
1402         switch (op) {
1403         case MLX4_CMD_MAP_FA:
1404                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for FW\n", tc, ts);
1405                 break;
1406         case MLX4_CMD_MAP_ICM_AUX:
1407                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for ICM aux\n", tc, ts);
1408                 break;
1409         case MLX4_CMD_MAP_ICM:
1410                 mlx4_dbg(dev, "Mapped %d chunks/%d KB at %llx for ICM\n",
1411                          tc, ts, (unsigned long long) virt - (ts << 10));
1412                 break;
1413         }
1414
1415 out:
1416         mlx4_free_cmd_mailbox(dev, mailbox);
1417         return err;
1418 }
1419
1420 int mlx4_MAP_FA(struct mlx4_dev *dev, struct mlx4_icm *icm)
1421 {
1422         return mlx4_map_cmd(dev, MLX4_CMD_MAP_FA, icm, -1);
1423 }
1424
1425 int mlx4_UNMAP_FA(struct mlx4_dev *dev)
1426 {
1427         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_UNMAP_FA,
1428                         MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
1429 }
1430
1431
1432 int mlx4_RUN_FW(struct mlx4_dev *dev)
1433 {
1434         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_RUN_FW,
1435                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1436 }
1437
1438 int mlx4_QUERY_FW(struct mlx4_dev *dev)
1439 {
1440         struct mlx4_fw  *fw  = &mlx4_priv(dev)->fw;
1441         struct mlx4_cmd *cmd = &mlx4_priv(dev)->cmd;
1442         struct mlx4_cmd_mailbox *mailbox;
1443         uint32_t *outbox;
1444         int err = 0;
1445         uint64_t fw_ver;
1446         uint16_t cmd_if_rev;
1447         uint8_t lg;
1448
1449 #define QUERY_FW_OUT_SIZE             0x100
1450 #define QUERY_FW_VER_OFFSET            0x00
1451 #define QUERY_FW_PPF_ID                0x09
1452 #define QUERY_FW_CMD_IF_REV_OFFSET     0x0a
1453 #define QUERY_FW_MAX_CMD_OFFSET        0x0f
1454 #define QUERY_FW_ERR_START_OFFSET      0x30
1455 #define QUERY_FW_ERR_SIZE_OFFSET       0x38
1456 #define QUERY_FW_ERR_BAR_OFFSET        0x3c
1457
1458 #define QUERY_FW_SIZE_OFFSET           0x00
1459 #define QUERY_FW_CLR_INT_BASE_OFFSET   0x20
1460 #define QUERY_FW_CLR_INT_BAR_OFFSET    0x28
1461
1462 #define QUERY_FW_COMM_BASE_OFFSET      0x40
1463 #define QUERY_FW_COMM_BAR_OFFSET       0x48
1464
1465 #define QUERY_FW_CLOCK_OFFSET          0x50
1466 #define QUERY_FW_CLOCK_BAR             0x58
1467
1468         mailbox = mlx4_alloc_cmd_mailbox(dev);
1469         if (IS_ERR(mailbox))
1470                 return PTR_ERR(mailbox);
1471         outbox = mailbox->buf;
1472
1473         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_FW,
1474                             MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1475         if (err)
1476                 goto out;
1477
1478         MLX4_GET(fw_ver, outbox, QUERY_FW_VER_OFFSET);
1479         /*
1480          * FW subminor version is at more significant bits than minor
1481          * version, so swap here.
1482          */
1483         dev->caps.fw_ver = (fw_ver & 0xffff00000000ull) |
1484                 ((fw_ver & 0xffff0000ull) >> 16) |
1485                 ((fw_ver & 0x0000ffffull) << 16);
1486
1487         MLX4_GET(lg, outbox, QUERY_FW_PPF_ID);
1488         dev->caps.function = lg;
1489
1490         if (mlx4_is_slave(dev))
1491                 goto out;
1492
1493
1494         MLX4_GET(cmd_if_rev, outbox, QUERY_FW_CMD_IF_REV_OFFSET);
1495         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_MIN_REV ||
1496             cmd_if_rev > MLX4_COMMAND_INTERFACE_MAX_REV) {
1497                 mlx4_err(dev, "Installed FW has unsupported command interface revision %d\n",
1498                          cmd_if_rev);
1499                 mlx4_err(dev, "(Installed FW version is %d.%d.%03d)\n",
1500                          (int) (dev->caps.fw_ver >> 32),
1501                          (int) (dev->caps.fw_ver >> 16) & 0xffff,
1502                          (int) dev->caps.fw_ver & 0xffff);
1503                 mlx4_err(dev, "This driver version supports only revisions %d to %d\n",
1504                          MLX4_COMMAND_INTERFACE_MIN_REV, MLX4_COMMAND_INTERFACE_MAX_REV);
1505                 err = -ENODEV;
1506                 goto out;
1507         }
1508
1509         if (cmd_if_rev < MLX4_COMMAND_INTERFACE_NEW_PORT_CMDS)
1510                 dev->flags |= MLX4_FLAG_OLD_PORT_CMDS;
1511
1512         MLX4_GET(lg, outbox, QUERY_FW_MAX_CMD_OFFSET);
1513         cmd->max_cmds = 1 << lg;
1514
1515         mlx4_dbg(dev, "FW version %d.%d.%03d (cmd intf rev %d), max commands %d\n",
1516                  (int) (dev->caps.fw_ver >> 32),
1517                  (int) (dev->caps.fw_ver >> 16) & 0xffff,
1518                  (int) dev->caps.fw_ver & 0xffff,
1519                  cmd_if_rev, cmd->max_cmds);
1520
1521         MLX4_GET(fw->catas_offset, outbox, QUERY_FW_ERR_START_OFFSET);
1522         MLX4_GET(fw->catas_size,   outbox, QUERY_FW_ERR_SIZE_OFFSET);
1523         MLX4_GET(fw->catas_bar,    outbox, QUERY_FW_ERR_BAR_OFFSET);
1524         fw->catas_bar = (fw->catas_bar >> 6) * 2;
1525
1526         mlx4_dbg(dev, "Catastrophic error buffer at 0x%llx, size 0x%x, BAR %d\n",
1527                  (unsigned long long) fw->catas_offset, fw->catas_size, fw->catas_bar);
1528
1529         MLX4_GET(fw->fw_pages,     outbox, QUERY_FW_SIZE_OFFSET);
1530         MLX4_GET(fw->clr_int_base, outbox, QUERY_FW_CLR_INT_BASE_OFFSET);
1531         MLX4_GET(fw->clr_int_bar,  outbox, QUERY_FW_CLR_INT_BAR_OFFSET);
1532         fw->clr_int_bar = (fw->clr_int_bar >> 6) * 2;
1533
1534         MLX4_GET(fw->comm_base, outbox, QUERY_FW_COMM_BASE_OFFSET);
1535         MLX4_GET(fw->comm_bar,  outbox, QUERY_FW_COMM_BAR_OFFSET);
1536         fw->comm_bar = (fw->comm_bar >> 6) * 2;
1537         mlx4_dbg(dev, "Communication vector bar:%d offset:0x%llx\n",
1538                  fw->comm_bar, fw->comm_base);
1539         mlx4_dbg(dev, "FW size %d KB\n", fw->fw_pages >> 2);
1540
1541         MLX4_GET(fw->clock_offset, outbox, QUERY_FW_CLOCK_OFFSET);
1542         MLX4_GET(fw->clock_bar,    outbox, QUERY_FW_CLOCK_BAR);
1543         fw->clock_bar = (fw->clock_bar >> 6) * 2;
1544         mlx4_dbg(dev, "Internal clock bar:%d offset:0x%llx\n",
1545                  fw->clock_bar, fw->clock_offset);
1546
1547         /*
1548          * Round up number of system pages needed in case
1549          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
1550          */
1551         fw->fw_pages =
1552                 ALIGN(fw->fw_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
1553                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
1554
1555         mlx4_dbg(dev, "Clear int @ %llx, BAR %d\n",
1556                  (unsigned long long) fw->clr_int_base, fw->clr_int_bar);
1557
1558 out:
1559         mlx4_free_cmd_mailbox(dev, mailbox);
1560         return err;
1561 }
1562
1563 int mlx4_QUERY_FW_wrapper(struct mlx4_dev *dev, int slave,
1564                           struct mlx4_vhcr *vhcr,
1565                           struct mlx4_cmd_mailbox *inbox,
1566                           struct mlx4_cmd_mailbox *outbox,
1567                           struct mlx4_cmd_info *cmd)
1568 {
1569         uint8_t *outbuf;
1570         int err;
1571
1572         outbuf = outbox->buf;
1573         err = mlx4_cmd_box(dev, 0, outbox->dma, 0, 0, MLX4_CMD_QUERY_FW,
1574                             MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1575         if (err)
1576                 return err;
1577
1578         /* for slaves, set pci PPF ID to invalid and zero out everything
1579          * else except FW version */
1580         outbuf[0] = outbuf[1] = 0;
1581         memset(&outbuf[8], 0, QUERY_FW_OUT_SIZE - 8);
1582         outbuf[QUERY_FW_PPF_ID] = MLX4_INVALID_SLAVE_ID;
1583
1584         return 0;
1585 }
1586
1587 static void get_board_id(void *vsd, char *board_id)
1588 {
1589         int i;
1590
1591 #define VSD_OFFSET_SIG1         0x00
1592 #define VSD_OFFSET_SIG2         0xde
1593 #define VSD_OFFSET_MLX_BOARD_ID 0xd0
1594 #define VSD_OFFSET_TS_BOARD_ID  0x20
1595
1596 #define VSD_SIGNATURE_TOPSPIN   0x5ad
1597
1598         memset(board_id, 0, MLX4_BOARD_ID_LEN);
1599
1600         if (be16_to_cpup(vsd + VSD_OFFSET_SIG1) == VSD_SIGNATURE_TOPSPIN &&
1601             be16_to_cpup(vsd + VSD_OFFSET_SIG2) == VSD_SIGNATURE_TOPSPIN) {
1602                 strlcpy(board_id, vsd + VSD_OFFSET_TS_BOARD_ID, MLX4_BOARD_ID_LEN);
1603         } else {
1604                 /*
1605                  * The board ID is a string but the firmware byte
1606                  * swaps each 4-byte word before passing it back to
1607                  * us.  Therefore we need to swab it before printing.
1608                  */
1609                 uint32_t *bid_u32 = (uint32_t *)board_id;
1610
1611                 for (i = 0; i < 4; ++i) {
1612                         uint32_t *addr;
1613                         uint32_t val;
1614
1615                         addr = (uint32_t *) (vsd + VSD_OFFSET_MLX_BOARD_ID + i * 4);
1616                         val = get_unaligned(addr);
1617                         val = swab32(val);
1618                         put_unaligned(val, &bid_u32[i]);
1619                 }
1620         }
1621 }
1622
1623 int mlx4_QUERY_ADAPTER(struct mlx4_dev *dev, struct mlx4_adapter *adapter)
1624 {
1625         struct mlx4_cmd_mailbox *mailbox;
1626         uint32_t *outbox;
1627         int err;
1628
1629 #define QUERY_ADAPTER_OUT_SIZE             0x100
1630 #define QUERY_ADAPTER_INTA_PIN_OFFSET      0x10
1631 #define QUERY_ADAPTER_VSD_OFFSET           0x20
1632
1633         mailbox = mlx4_alloc_cmd_mailbox(dev);
1634         if (IS_ERR(mailbox))
1635                 return PTR_ERR(mailbox);
1636         outbox = mailbox->buf;
1637
1638         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_ADAPTER,
1639                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
1640         if (err)
1641                 goto out;
1642
1643         MLX4_GET(adapter->inta_pin, outbox,    QUERY_ADAPTER_INTA_PIN_OFFSET);
1644
1645         get_board_id(outbox + QUERY_ADAPTER_VSD_OFFSET / 4,
1646                      adapter->board_id);
1647
1648 out:
1649         mlx4_free_cmd_mailbox(dev, mailbox);
1650         return err;
1651 }
1652
1653 int mlx4_INIT_HCA(struct mlx4_dev *dev, struct mlx4_init_hca_param *param)
1654 {
1655         struct mlx4_cmd_mailbox *mailbox;
1656         __be32 *inbox;
1657         int err;
1658         static const uint8_t a0_dmfs_hw_steering[] =  {
1659                 [MLX4_STEERING_DMFS_A0_DEFAULT]         = 0,
1660                 [MLX4_STEERING_DMFS_A0_DYNAMIC]         = 1,
1661                 [MLX4_STEERING_DMFS_A0_STATIC]          = 2,
1662                 [MLX4_STEERING_DMFS_A0_DISABLE]         = 3
1663         };
1664
1665 #define INIT_HCA_IN_SIZE                 0x200
1666 #define INIT_HCA_VERSION_OFFSET          0x000
1667 #define  INIT_HCA_VERSION                2
1668 #define INIT_HCA_VXLAN_OFFSET            0x0c
1669 #define INIT_HCA_CACHELINE_SZ_OFFSET     0x0e
1670 #define INIT_HCA_FLAGS_OFFSET            0x014
1671 #define INIT_HCA_RECOVERABLE_ERROR_EVENT_OFFSET 0x018
1672 #define INIT_HCA_QPC_OFFSET              0x020
1673 #define  INIT_HCA_QPC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x10)
1674 #define  INIT_HCA_LOG_QP_OFFSET          (INIT_HCA_QPC_OFFSET + 0x17)
1675 #define  INIT_HCA_SRQC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x28)
1676 #define  INIT_HCA_LOG_SRQ_OFFSET         (INIT_HCA_QPC_OFFSET + 0x2f)
1677 #define  INIT_HCA_CQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x30)
1678 #define  INIT_HCA_LOG_CQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x37)
1679 #define  INIT_HCA_EQE_CQE_OFFSETS        (INIT_HCA_QPC_OFFSET + 0x38)
1680 #define  INIT_HCA_EQE_CQE_STRIDE_OFFSET  (INIT_HCA_QPC_OFFSET + 0x3b)
1681 #define  INIT_HCA_ALTC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x40)
1682 #define  INIT_HCA_AUXC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x50)
1683 #define  INIT_HCA_EQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x60)
1684 #define  INIT_HCA_LOG_EQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x67)
1685 #define INIT_HCA_NUM_SYS_EQS_OFFSET     (INIT_HCA_QPC_OFFSET + 0x6a)
1686 #define  INIT_HCA_RDMARC_BASE_OFFSET     (INIT_HCA_QPC_OFFSET + 0x70)
1687 #define  INIT_HCA_LOG_RD_OFFSET          (INIT_HCA_QPC_OFFSET + 0x77)
1688 #define INIT_HCA_MCAST_OFFSET            0x0c0
1689 #define  INIT_HCA_MC_BASE_OFFSET         (INIT_HCA_MCAST_OFFSET + 0x00)
1690 #define  INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x12)
1691 #define  INIT_HCA_LOG_MC_HASH_SZ_OFFSET  (INIT_HCA_MCAST_OFFSET + 0x16)
1692 #define  INIT_HCA_UC_STEERING_OFFSET     (INIT_HCA_MCAST_OFFSET + 0x18)
1693 #define  INIT_HCA_LOG_MC_TABLE_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x1b)
1694 #define  INIT_HCA_DEVICE_MANAGED_FLOW_STEERING_EN       0x6
1695 #define  INIT_HCA_FS_PARAM_OFFSET         0x1d0
1696 #define  INIT_HCA_FS_BASE_OFFSET          (INIT_HCA_FS_PARAM_OFFSET + 0x00)
1697 #define  INIT_HCA_FS_LOG_ENTRY_SZ_OFFSET  (INIT_HCA_FS_PARAM_OFFSET + 0x12)
1698 #define  INIT_HCA_FS_A0_OFFSET            (INIT_HCA_FS_PARAM_OFFSET + 0x18)
1699 #define  INIT_HCA_FS_LOG_TABLE_SZ_OFFSET  (INIT_HCA_FS_PARAM_OFFSET + 0x1b)
1700 #define  INIT_HCA_FS_ETH_BITS_OFFSET      (INIT_HCA_FS_PARAM_OFFSET + 0x21)
1701 #define  INIT_HCA_FS_ETH_NUM_ADDRS_OFFSET (INIT_HCA_FS_PARAM_OFFSET + 0x22)
1702 #define  INIT_HCA_FS_IB_BITS_OFFSET       (INIT_HCA_FS_PARAM_OFFSET + 0x25)
1703 #define  INIT_HCA_FS_IB_NUM_ADDRS_OFFSET  (INIT_HCA_FS_PARAM_OFFSET + 0x26)
1704 #define INIT_HCA_TPT_OFFSET              0x0f0
1705 #define  INIT_HCA_DMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x00)
1706 #define  INIT_HCA_TPT_MW_OFFSET          (INIT_HCA_TPT_OFFSET + 0x08)
1707 #define  INIT_HCA_LOG_MPT_SZ_OFFSET      (INIT_HCA_TPT_OFFSET + 0x0b)
1708 #define  INIT_HCA_MTT_BASE_OFFSET        (INIT_HCA_TPT_OFFSET + 0x10)
1709 #define  INIT_HCA_CMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x18)
1710 #define INIT_HCA_UAR_OFFSET              0x120
1711 #define  INIT_HCA_LOG_UAR_SZ_OFFSET      (INIT_HCA_UAR_OFFSET + 0x0a)
1712 #define  INIT_HCA_UAR_PAGE_SZ_OFFSET     (INIT_HCA_UAR_OFFSET + 0x0b)
1713
1714         mailbox = mlx4_alloc_cmd_mailbox(dev);
1715         if (IS_ERR(mailbox))
1716                 return PTR_ERR(mailbox);
1717         inbox = mailbox->buf;
1718
1719         *((uint8_t *) mailbox->buf + INIT_HCA_VERSION_OFFSET) = INIT_HCA_VERSION;
1720
1721         *((uint8_t *) mailbox->buf + INIT_HCA_CACHELINE_SZ_OFFSET) =
1722                 (LOG2_UP(cache_line_size()) - 4) << 5;
1723
1724 #if defined(__LITTLE_ENDIAN)
1725         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) &= ~cpu_to_be32(1 << 1);
1726 #elif defined(__BIG_ENDIAN)
1727         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 1);
1728 #else
1729 #error Host endianness not defined
1730 #endif
1731         /* Check port for UD address vector: */
1732         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1);
1733
1734         /* Enable IPoIB checksumming if we can: */
1735         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_IPOIB_CSUM)
1736                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 3);
1737
1738         /* Enable QoS support if module parameter set */
1739         if (dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_ETS_CFG && enable_qos)
1740                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 2);
1741
1742         /* enable counters */
1743         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_COUNTERS)
1744                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 4);
1745
1746         /* Enable RSS spread to fragmented IP packets when supported */
1747         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_RSS_IP_FRAG)
1748                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 13);
1749
1750         /* CX3 is capable of extending CQEs/EQEs from 32 to 64 bytes */
1751         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_64B_EQE) {
1752                 *(inbox + INIT_HCA_EQE_CQE_OFFSETS / 4) |= cpu_to_be32(1 << 29);
1753                 dev->caps.eqe_size   = 64;
1754                 dev->caps.eqe_factor = 1;
1755         } else {
1756                 dev->caps.eqe_size   = 32;
1757                 dev->caps.eqe_factor = 0;
1758         }
1759
1760         if (dev->caps.flags & MLX4_DEV_CAP_FLAG_64B_CQE) {
1761                 *(inbox + INIT_HCA_EQE_CQE_OFFSETS / 4) |= cpu_to_be32(1 << 30);
1762                 dev->caps.cqe_size   = 64;
1763                 dev->caps.userspace_caps |= MLX4_USER_DEV_CAP_LARGE_CQE;
1764         } else {
1765                 dev->caps.cqe_size   = 32;
1766         }
1767
1768         /* CX3 is capable of extending CQEs\EQEs to strides larger than 64B */
1769         if ((dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_EQE_STRIDE) &&
1770             (dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_CQE_STRIDE)) {
1771                 dev->caps.eqe_size = cache_line_size();
1772                 dev->caps.cqe_size = cache_line_size();
1773                 dev->caps.eqe_factor = 0;
1774                 MLX4_PUT(inbox, (uint8_t)((LOG2_UP(dev->caps.eqe_size) - 5) << 4 |
1775                                           (LOG2_UP(dev->caps.eqe_size) - 5)),
1776                          INIT_HCA_EQE_CQE_STRIDE_OFFSET);
1777
1778                 /* User still need to know to support CQE > 32B */
1779                 dev->caps.userspace_caps |= MLX4_USER_DEV_CAP_LARGE_CQE;
1780         }
1781
1782         if (dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_RECOVERABLE_ERROR_EVENT)
1783                 *(inbox + INIT_HCA_RECOVERABLE_ERROR_EVENT_OFFSET / 4) |= cpu_to_be32(1 << 31);
1784
1785         /* QPC/EEC/CQC/EQC/RDMARC attributes */
1786
1787         MLX4_PUT(inbox, param->qpc_base,      INIT_HCA_QPC_BASE_OFFSET);
1788         MLX4_PUT(inbox, param->log_num_qps,   INIT_HCA_LOG_QP_OFFSET);
1789         MLX4_PUT(inbox, param->srqc_base,     INIT_HCA_SRQC_BASE_OFFSET);
1790         MLX4_PUT(inbox, param->log_num_srqs,  INIT_HCA_LOG_SRQ_OFFSET);
1791         MLX4_PUT(inbox, param->cqc_base,      INIT_HCA_CQC_BASE_OFFSET);
1792         MLX4_PUT(inbox, param->log_num_cqs,   INIT_HCA_LOG_CQ_OFFSET);
1793         MLX4_PUT(inbox, param->altc_base,     INIT_HCA_ALTC_BASE_OFFSET);
1794         MLX4_PUT(inbox, param->auxc_base,     INIT_HCA_AUXC_BASE_OFFSET);
1795         MLX4_PUT(inbox, param->eqc_base,      INIT_HCA_EQC_BASE_OFFSET);
1796         MLX4_PUT(inbox, param->log_num_eqs,   INIT_HCA_LOG_EQ_OFFSET);
1797         MLX4_PUT(inbox, param->num_sys_eqs,   INIT_HCA_NUM_SYS_EQS_OFFSET);
1798         MLX4_PUT(inbox, param->rdmarc_base,   INIT_HCA_RDMARC_BASE_OFFSET);
1799         MLX4_PUT(inbox, param->log_rd_per_qp, INIT_HCA_LOG_RD_OFFSET);
1800
1801         /* steering attributes */
1802         if (dev->caps.steering_mode ==
1803             MLX4_STEERING_MODE_DEVICE_MANAGED) {
1804                 *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |=
1805                         cpu_to_be32(1 <<
1806                                     INIT_HCA_DEVICE_MANAGED_FLOW_STEERING_EN);
1807
1808                 MLX4_PUT(inbox, param->mc_base, INIT_HCA_FS_BASE_OFFSET);
1809                 MLX4_PUT(inbox, param->log_mc_entry_sz,
1810                          INIT_HCA_FS_LOG_ENTRY_SZ_OFFSET);
1811                 MLX4_PUT(inbox, param->log_mc_table_sz,
1812                          INIT_HCA_FS_LOG_TABLE_SZ_OFFSET);
1813                 /* Enable Ethernet flow steering
1814                  * with udp unicast and tcp unicast
1815                  */
1816                 if (dev->caps.dmfs_high_steer_mode !=
1817                     MLX4_STEERING_DMFS_A0_STATIC)
1818                         MLX4_PUT(inbox,
1819                                  (uint8_t)(MLX4_FS_UDP_UC_EN | MLX4_FS_TCP_UC_EN),
1820                                  INIT_HCA_FS_ETH_BITS_OFFSET);
1821                 MLX4_PUT(inbox, (uint16_t) MLX4_FS_NUM_OF_L2_ADDR,
1822                          INIT_HCA_FS_ETH_NUM_ADDRS_OFFSET);
1823                 /* Enable IPoIB flow steering
1824                  * with udp unicast and tcp unicast
1825                  */
1826                 MLX4_PUT(inbox,
1827                          (uint8_t) (MLX4_FS_UDP_UC_EN | MLX4_FS_TCP_UC_EN),
1828                          INIT_HCA_FS_IB_BITS_OFFSET);
1829                 MLX4_PUT(inbox, (uint16_t) MLX4_FS_NUM_OF_L2_ADDR,
1830                          INIT_HCA_FS_IB_NUM_ADDRS_OFFSET);
1831
1832                 if (dev->caps.dmfs_high_steer_mode !=
1833                     MLX4_STEERING_DMFS_A0_NOT_SUPPORTED)
1834                         MLX4_PUT(inbox,
1835                                  ((uint8_t)(a0_dmfs_hw_steering[dev->caps.dmfs_high_steer_mode]
1836                                             << 6)),
1837                                  INIT_HCA_FS_A0_OFFSET);
1838         } else {
1839                 MLX4_PUT(inbox, param->mc_base, INIT_HCA_MC_BASE_OFFSET);
1840                 MLX4_PUT(inbox, param->log_mc_entry_sz,
1841                          INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
1842                 MLX4_PUT(inbox, param->log_mc_hash_sz,
1843                          INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
1844                 MLX4_PUT(inbox, param->log_mc_table_sz,
1845                          INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
1846                 if (dev->caps.steering_mode == MLX4_STEERING_MODE_B0)
1847                         MLX4_PUT(inbox, (uint8_t) (1 << 3),
1848                                  INIT_HCA_UC_STEERING_OFFSET);
1849         }
1850
1851         /* TPT attributes */
1852
1853         MLX4_PUT(inbox, param->dmpt_base,  INIT_HCA_DMPT_BASE_OFFSET);
1854         MLX4_PUT(inbox, param->mw_enabled, INIT_HCA_TPT_MW_OFFSET);
1855         MLX4_PUT(inbox, param->log_mpt_sz, INIT_HCA_LOG_MPT_SZ_OFFSET);
1856         MLX4_PUT(inbox, param->mtt_base,   INIT_HCA_MTT_BASE_OFFSET);
1857         MLX4_PUT(inbox, param->cmpt_base,  INIT_HCA_CMPT_BASE_OFFSET);
1858
1859         /* UAR attributes */
1860
1861         MLX4_PUT(inbox, param->uar_page_sz,     INIT_HCA_UAR_PAGE_SZ_OFFSET);
1862         MLX4_PUT(inbox, param->log_uar_sz,      INIT_HCA_LOG_UAR_SZ_OFFSET);
1863
1864         /* set parser VXLAN attributes */
1865         if (dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_VXLAN_OFFLOADS) {
1866                 uint8_t parser_params = 0;
1867                 MLX4_PUT(inbox, parser_params,  INIT_HCA_VXLAN_OFFSET);
1868         }
1869
1870         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_INIT_HCA,
1871                        MLX4_CMD_TIME_CLASS_C, MLX4_CMD_NATIVE);
1872
1873         if (err)
1874                 mlx4_err(dev, "INIT_HCA returns %d\n", err);
1875
1876         mlx4_free_cmd_mailbox(dev, mailbox);
1877         return err;
1878 }
1879
1880 int mlx4_QUERY_HCA(struct mlx4_dev *dev,
1881                    struct mlx4_init_hca_param *param)
1882 {
1883         struct mlx4_cmd_mailbox *mailbox;
1884         __be32 *outbox;
1885         uint32_t dword_field;
1886         int err;
1887         uint8_t byte_field;
1888         static const uint8_t a0_dmfs_query_hw_steering[] =  {
1889                 [0] = MLX4_STEERING_DMFS_A0_DEFAULT,
1890                 [1] = MLX4_STEERING_DMFS_A0_DYNAMIC,
1891                 [2] = MLX4_STEERING_DMFS_A0_STATIC,
1892                 [3] = MLX4_STEERING_DMFS_A0_DISABLE
1893         };
1894
1895 #define QUERY_HCA_GLOBAL_CAPS_OFFSET    0x04
1896 #define QUERY_HCA_CORE_CLOCK_OFFSET     0x0c
1897
1898         mailbox = mlx4_alloc_cmd_mailbox(dev);
1899         if (IS_ERR(mailbox))
1900                 return PTR_ERR(mailbox);
1901         outbox = mailbox->buf;
1902
1903         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0,
1904                            MLX4_CMD_QUERY_HCA,
1905                            MLX4_CMD_TIME_CLASS_B,
1906                            !mlx4_is_slave(dev));
1907         if (err)
1908                 goto out;
1909
1910         MLX4_GET(param->global_caps, outbox, QUERY_HCA_GLOBAL_CAPS_OFFSET);
1911         MLX4_GET(param->hca_core_clock, outbox, QUERY_HCA_CORE_CLOCK_OFFSET);
1912
1913         /* QPC/EEC/CQC/EQC/RDMARC attributes */
1914
1915         MLX4_GET(param->qpc_base,      outbox, INIT_HCA_QPC_BASE_OFFSET);
1916         MLX4_GET(param->log_num_qps,   outbox, INIT_HCA_LOG_QP_OFFSET);
1917         MLX4_GET(param->srqc_base,     outbox, INIT_HCA_SRQC_BASE_OFFSET);
1918         MLX4_GET(param->log_num_srqs,  outbox, INIT_HCA_LOG_SRQ_OFFSET);
1919         MLX4_GET(param->cqc_base,      outbox, INIT_HCA_CQC_BASE_OFFSET);
1920         MLX4_GET(param->log_num_cqs,   outbox, INIT_HCA_LOG_CQ_OFFSET);
1921         MLX4_GET(param->altc_base,     outbox, INIT_HCA_ALTC_BASE_OFFSET);
1922         MLX4_GET(param->auxc_base,     outbox, INIT_HCA_AUXC_BASE_OFFSET);
1923         MLX4_GET(param->eqc_base,      outbox, INIT_HCA_EQC_BASE_OFFSET);
1924         MLX4_GET(param->log_num_eqs,   outbox, INIT_HCA_LOG_EQ_OFFSET);
1925         MLX4_GET(param->num_sys_eqs,   outbox, INIT_HCA_NUM_SYS_EQS_OFFSET);
1926         MLX4_GET(param->rdmarc_base,   outbox, INIT_HCA_RDMARC_BASE_OFFSET);
1927         MLX4_GET(param->log_rd_per_qp, outbox, INIT_HCA_LOG_RD_OFFSET);
1928
1929         MLX4_GET(dword_field, outbox, INIT_HCA_FLAGS_OFFSET);
1930         if (dword_field & (1 << INIT_HCA_DEVICE_MANAGED_FLOW_STEERING_EN)) {
1931                 param->steering_mode = MLX4_STEERING_MODE_DEVICE_MANAGED;
1932         } else {
1933                 MLX4_GET(byte_field, outbox, INIT_HCA_UC_STEERING_OFFSET);
1934                 if (byte_field & 0x8)
1935                         param->steering_mode = MLX4_STEERING_MODE_B0;
1936                 else
1937                         param->steering_mode = MLX4_STEERING_MODE_A0;
1938         }
1939
1940         if (dword_field & (1 << 13))
1941                 param->rss_ip_frags = 1;
1942
1943         /* steering attributes */
1944         if (param->steering_mode == MLX4_STEERING_MODE_DEVICE_MANAGED) {
1945                 MLX4_GET(param->mc_base, outbox, INIT_HCA_FS_BASE_OFFSET);
1946                 MLX4_GET(param->log_mc_entry_sz, outbox,
1947                          INIT_HCA_FS_LOG_ENTRY_SZ_OFFSET);
1948                 MLX4_GET(param->log_mc_table_sz, outbox,
1949                          INIT_HCA_FS_LOG_TABLE_SZ_OFFSET);
1950                 MLX4_GET(byte_field, outbox,
1951                          INIT_HCA_FS_A0_OFFSET);
1952                 param->dmfs_high_steer_mode =
1953                         a0_dmfs_query_hw_steering[(byte_field >> 6) & 3];
1954         } else {
1955                 MLX4_GET(param->mc_base, outbox, INIT_HCA_MC_BASE_OFFSET);
1956                 MLX4_GET(param->log_mc_entry_sz, outbox,
1957                          INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
1958                 MLX4_GET(param->log_mc_hash_sz,  outbox,
1959                          INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
1960                 MLX4_GET(param->log_mc_table_sz, outbox,
1961                          INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
1962         }
1963
1964         /* CX3 is capable of extending CQEs/EQEs from 32 to 64 bytes */
1965         MLX4_GET(byte_field, outbox, INIT_HCA_EQE_CQE_OFFSETS);
1966         if (byte_field & 0x20) /* 64-bytes eqe enabled */
1967                 param->dev_cap_enabled |= MLX4_DEV_CAP_64B_EQE_ENABLED;
1968         if (byte_field & 0x40) /* 64-bytes cqe enabled */
1969                 param->dev_cap_enabled |= MLX4_DEV_CAP_64B_CQE_ENABLED;
1970
1971         /* CX3 is capable of extending CQEs\EQEs to strides larger than 64B */
1972         MLX4_GET(byte_field, outbox, INIT_HCA_EQE_CQE_STRIDE_OFFSET);
1973         if (byte_field) {
1974                 param->dev_cap_enabled |= MLX4_DEV_CAP_EQE_STRIDE_ENABLED;
1975                 param->dev_cap_enabled |= MLX4_DEV_CAP_CQE_STRIDE_ENABLED;
1976                 param->cqe_size = 1 << ((byte_field &
1977                                          MLX4_CQE_SIZE_MASK_STRIDE) + 5);
1978                 param->eqe_size = 1 << (((byte_field &
1979                                           MLX4_EQE_SIZE_MASK_STRIDE) >> 4) + 5);
1980         }
1981
1982         /* TPT attributes */
1983
1984         MLX4_GET(param->dmpt_base,  outbox, INIT_HCA_DMPT_BASE_OFFSET);
1985         MLX4_GET(param->mw_enabled, outbox, INIT_HCA_TPT_MW_OFFSET);
1986         MLX4_GET(param->log_mpt_sz, outbox, INIT_HCA_LOG_MPT_SZ_OFFSET);
1987         MLX4_GET(param->mtt_base,   outbox, INIT_HCA_MTT_BASE_OFFSET);
1988         MLX4_GET(param->cmpt_base,  outbox, INIT_HCA_CMPT_BASE_OFFSET);
1989
1990         /* UAR attributes */
1991
1992         MLX4_GET(param->uar_page_sz, outbox, INIT_HCA_UAR_PAGE_SZ_OFFSET);
1993         MLX4_GET(param->log_uar_sz, outbox, INIT_HCA_LOG_UAR_SZ_OFFSET);
1994
1995 out:
1996         mlx4_free_cmd_mailbox(dev, mailbox);
1997
1998         return err;
1999 }
2000
2001 static int mlx4_hca_core_clock_update(struct mlx4_dev *dev)
2002 {
2003         struct mlx4_cmd_mailbox *mailbox;
2004         __be32 *outbox;
2005         int err;
2006
2007         mailbox = mlx4_alloc_cmd_mailbox(dev);
2008         if (IS_ERR(mailbox)) {
2009                 mlx4_warn(dev, "hca_core_clock mailbox allocation failed\n");
2010                 return PTR_ERR(mailbox);
2011         }
2012         outbox = mailbox->buf;
2013
2014         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0,
2015                            MLX4_CMD_QUERY_HCA,
2016                            MLX4_CMD_TIME_CLASS_B,
2017                            !mlx4_is_slave(dev));
2018         if (err) {
2019                 mlx4_warn(dev, "hca_core_clock update failed\n");
2020                 goto out;
2021         }
2022
2023         MLX4_GET(dev->caps.hca_core_clock, outbox, QUERY_HCA_CORE_CLOCK_OFFSET);
2024
2025 out:
2026         mlx4_free_cmd_mailbox(dev, mailbox);
2027
2028         return err;
2029 }
2030
2031 /* for IB-type ports only in SRIOV mode. Checks that both proxy QP0
2032  * and real QP0 are active, so that the paravirtualized QP0 is ready
2033  * to operate */
2034 static int check_qp0_state(struct mlx4_dev *dev, int function, int port)
2035 {
2036         struct mlx4_priv *priv = mlx4_priv(dev);
2037         /* irrelevant if not infiniband */
2038         if (priv->mfunc.master.qp0_state[port].proxy_qp0_active &&
2039             priv->mfunc.master.qp0_state[port].qp0_active)
2040                 return 1;
2041         return 0;
2042 }
2043
2044 int mlx4_INIT_PORT_wrapper(struct mlx4_dev *dev, int slave,
2045                            struct mlx4_vhcr *vhcr,
2046                            struct mlx4_cmd_mailbox *inbox,
2047                            struct mlx4_cmd_mailbox *outbox,
2048                            struct mlx4_cmd_info *cmd)
2049 {
2050         struct mlx4_priv *priv = mlx4_priv(dev);
2051         int port = mlx4_slave_convert_port(dev, slave, vhcr->in_modifier);
2052         int err;
2053
2054         if (port < 0)
2055                 return -EINVAL;
2056
2057         if (priv->mfunc.master.slave_state[slave].init_port_mask & (1 << port))
2058                 return 0;
2059
2060         if (dev->caps.port_mask[port] != MLX4_PORT_TYPE_IB) {
2061                 /* Enable port only if it was previously disabled */
2062                 if (!priv->mfunc.master.init_port_ref[port]) {
2063                         err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
2064                                        MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2065                         if (err)
2066                                 return err;
2067                 }
2068                 priv->mfunc.master.slave_state[slave].init_port_mask |= (1 << port);
2069         } else {
2070                 if (slave == mlx4_master_func_num(dev)) {
2071                         if (check_qp0_state(dev, slave, port) &&
2072                             !priv->mfunc.master.qp0_state[port].port_active) {
2073                                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
2074                                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2075                                 if (err)
2076                                         return err;
2077                                 priv->mfunc.master.qp0_state[port].port_active = 1;
2078                                 priv->mfunc.master.slave_state[slave].init_port_mask |= (1 << port);
2079                         }
2080                 } else
2081                         priv->mfunc.master.slave_state[slave].init_port_mask |= (1 << port);
2082         }
2083         ++priv->mfunc.master.init_port_ref[port];
2084         return 0;
2085 }
2086
2087 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port)
2088 {
2089         struct mlx4_cmd_mailbox *mailbox;
2090         uint32_t *inbox;
2091         int err;
2092         uint32_t flags;
2093         uint16_t field;
2094
2095         if (dev->flags & MLX4_FLAG_OLD_PORT_CMDS) {
2096 #define INIT_PORT_IN_SIZE          256
2097 #define INIT_PORT_FLAGS_OFFSET     0x00
2098 #define INIT_PORT_FLAG_SIG         (1 << 18)
2099 #define INIT_PORT_FLAG_NG          (1 << 17)
2100 #define INIT_PORT_FLAG_G0          (1 << 16)
2101 #define INIT_PORT_VL_SHIFT         4
2102 #define INIT_PORT_PORT_WIDTH_SHIFT 8
2103 #define INIT_PORT_MTU_OFFSET       0x04
2104 #define INIT_PORT_MAX_GID_OFFSET   0x06
2105 #define INIT_PORT_MAX_PKEY_OFFSET  0x0a
2106 #define INIT_PORT_GUID0_OFFSET     0x10
2107 #define INIT_PORT_NODE_GUID_OFFSET 0x18
2108 #define INIT_PORT_SI_GUID_OFFSET   0x20
2109
2110                 mailbox = mlx4_alloc_cmd_mailbox(dev);
2111                 if (IS_ERR(mailbox))
2112                         return PTR_ERR(mailbox);
2113                 inbox = mailbox->buf;
2114
2115                 flags = 0;
2116                 flags |= (dev->caps.vl_cap[port] & 0xf) << INIT_PORT_VL_SHIFT;
2117                 flags |= (dev->caps.port_width_cap[port] & 0xf) << INIT_PORT_PORT_WIDTH_SHIFT;
2118                 MLX4_PUT(inbox, flags,            INIT_PORT_FLAGS_OFFSET);
2119
2120                 field = 128 << dev->caps.ib_mtu_cap[port];
2121                 MLX4_PUT(inbox, field, INIT_PORT_MTU_OFFSET);
2122                 field = dev->caps.gid_table_len[port];
2123                 MLX4_PUT(inbox, field, INIT_PORT_MAX_GID_OFFSET);
2124                 field = dev->caps.pkey_table_len[port];
2125                 MLX4_PUT(inbox, field, INIT_PORT_MAX_PKEY_OFFSET);
2126
2127                 err = mlx4_cmd(dev, mailbox->dma, port, 0, MLX4_CMD_INIT_PORT,
2128                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2129
2130                 mlx4_free_cmd_mailbox(dev, mailbox);
2131         } else
2132                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_INIT_PORT,
2133                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_WRAPPED);
2134
2135         if (!err)
2136                 mlx4_hca_core_clock_update(dev);
2137
2138         return err;
2139 }
2140 EXPORT_SYMBOL_GPL(mlx4_INIT_PORT);
2141
2142 int mlx4_CLOSE_PORT_wrapper(struct mlx4_dev *dev, int slave,
2143                             struct mlx4_vhcr *vhcr,
2144                             struct mlx4_cmd_mailbox *inbox,
2145                             struct mlx4_cmd_mailbox *outbox,
2146                             struct mlx4_cmd_info *cmd)
2147 {
2148         struct mlx4_priv *priv = mlx4_priv(dev);
2149         int port = mlx4_slave_convert_port(dev, slave, vhcr->in_modifier);
2150         int err;
2151
2152         if (port < 0)
2153                 return -EINVAL;
2154
2155         if (!(priv->mfunc.master.slave_state[slave].init_port_mask &
2156             (1 << port)))
2157                 return 0;
2158
2159         if (dev->caps.port_mask[port] != MLX4_PORT_TYPE_IB) {
2160                 if (priv->mfunc.master.init_port_ref[port] == 1) {
2161                         err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT,
2162                                        MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2163                         if (err)
2164                                 return err;
2165                 }
2166                 priv->mfunc.master.slave_state[slave].init_port_mask &= ~(1 << port);
2167         } else {
2168                 /* infiniband port */
2169                 if (slave == mlx4_master_func_num(dev)) {
2170                         if (!priv->mfunc.master.qp0_state[port].qp0_active &&
2171                             priv->mfunc.master.qp0_state[port].port_active) {
2172                                 err = mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT,
2173                                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2174                                 if (err)
2175                                         return err;
2176                                 priv->mfunc.master.slave_state[slave].init_port_mask &= ~(1 << port);
2177                                 priv->mfunc.master.qp0_state[port].port_active = 0;
2178                         }
2179                 } else
2180                         priv->mfunc.master.slave_state[slave].init_port_mask &= ~(1 << port);
2181         }
2182         --priv->mfunc.master.init_port_ref[port];
2183         return 0;
2184 }
2185
2186 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port)
2187 {
2188         return mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT,
2189                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_WRAPPED);
2190 }
2191 EXPORT_SYMBOL_GPL(mlx4_CLOSE_PORT);
2192
2193 int mlx4_CLOSE_HCA(struct mlx4_dev *dev, int panic)
2194 {
2195         return mlx4_cmd(dev, 0, 0, panic, MLX4_CMD_CLOSE_HCA,
2196                         MLX4_CMD_TIME_CLASS_C, MLX4_CMD_NATIVE);
2197 }
2198
2199 struct mlx4_config_dev {
2200         __be32  update_flags;
2201         __be32  rsvd1[3];
2202         __be16  vxlan_udp_dport;
2203         __be16  rsvd2;
2204         __be32  rsvd3;
2205         __be32  roce_flags;
2206         __be32  rsvd4[25];
2207         __be16  rsvd5;
2208         uint8_t rsvd6;
2209         uint8_t rx_checksum_val;
2210 };
2211
2212 #define MLX4_VXLAN_UDP_DPORT (1 << 0)
2213 #define MLX4_DISABLE_RX_PORT BIT(18)
2214
2215 static int mlx4_CONFIG_DEV_set(struct mlx4_dev *dev, struct mlx4_config_dev *config_dev)
2216 {
2217         int err;
2218         struct mlx4_cmd_mailbox *mailbox;
2219
2220         mailbox = mlx4_alloc_cmd_mailbox(dev);
2221         if (IS_ERR(mailbox))
2222                 return PTR_ERR(mailbox);
2223
2224         memcpy(mailbox->buf, config_dev, sizeof(*config_dev));
2225
2226         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_CONFIG_DEV,
2227                        MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
2228
2229         mlx4_free_cmd_mailbox(dev, mailbox);
2230         return err;
2231 }
2232
2233 static int mlx4_CONFIG_DEV_get(struct mlx4_dev *dev, struct mlx4_config_dev *config_dev)
2234 {
2235         int err;
2236         struct mlx4_cmd_mailbox *mailbox;
2237
2238         mailbox = mlx4_alloc_cmd_mailbox(dev);
2239         if (IS_ERR(mailbox))
2240                 return PTR_ERR(mailbox);
2241
2242         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 1, MLX4_CMD_CONFIG_DEV,
2243                            MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2244
2245         if (!err)
2246                 memcpy(config_dev, mailbox->buf, sizeof(*config_dev));
2247
2248         mlx4_free_cmd_mailbox(dev, mailbox);
2249         return err;
2250 }
2251
2252 /* Conversion between the HW values and the actual functionality.
2253  * The value represented by the array index,
2254  * and the functionality determined by the flags.
2255  */
2256 static const uint8_t config_dev_csum_flags[] = {
2257         [0] =   0,
2258         [1] =   MLX4_RX_CSUM_MODE_VAL_NON_TCP_UDP,
2259         [2] =   MLX4_RX_CSUM_MODE_VAL_NON_TCP_UDP       |
2260                 MLX4_RX_CSUM_MODE_L4,
2261         [3] =   MLX4_RX_CSUM_MODE_L4                    |
2262                 MLX4_RX_CSUM_MODE_IP_OK_IP_NON_TCP_UDP  |
2263                 MLX4_RX_CSUM_MODE_MULTI_VLAN
2264 };
2265
2266 int mlx4_config_dev_retrieval(struct mlx4_dev *dev,
2267                               struct mlx4_config_dev_params *params)
2268 {
2269         struct mlx4_config_dev config_dev = {0};
2270         int err;
2271         uint8_t csum_mask;
2272
2273 #define CONFIG_DEV_RX_CSUM_MODE_MASK                    0x7
2274 #define CONFIG_DEV_RX_CSUM_MODE_PORT1_BIT_OFFSET        0
2275 #define CONFIG_DEV_RX_CSUM_MODE_PORT2_BIT_OFFSET        4
2276
2277         if (!(dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_CONFIG_DEV))
2278                 return -ENOTSUPP;
2279
2280         err = mlx4_CONFIG_DEV_get(dev, &config_dev);
2281         if (err)
2282                 return err;
2283
2284         csum_mask = (config_dev.rx_checksum_val >> CONFIG_DEV_RX_CSUM_MODE_PORT1_BIT_OFFSET) &
2285                         CONFIG_DEV_RX_CSUM_MODE_MASK;
2286
2287         if (csum_mask >= sizeof(config_dev_csum_flags)/sizeof(config_dev_csum_flags[0]))
2288                 return -EINVAL;
2289         params->rx_csum_flags_port_1 = config_dev_csum_flags[csum_mask];
2290
2291         csum_mask = (config_dev.rx_checksum_val >> CONFIG_DEV_RX_CSUM_MODE_PORT2_BIT_OFFSET) &
2292                         CONFIG_DEV_RX_CSUM_MODE_MASK;
2293
2294         if (csum_mask >= sizeof(config_dev_csum_flags)/sizeof(config_dev_csum_flags[0]))
2295                 return -EINVAL;
2296         params->rx_csum_flags_port_2 = config_dev_csum_flags[csum_mask];
2297
2298         params->vxlan_udp_dport = be16_to_cpu(config_dev.vxlan_udp_dport);
2299
2300         return 0;
2301 }
2302 EXPORT_SYMBOL_GPL(mlx4_config_dev_retrieval);
2303
2304 int mlx4_config_vxlan_port(struct mlx4_dev *dev, __be16 udp_port)
2305 {
2306         struct mlx4_config_dev config_dev;
2307
2308         memset(&config_dev, 0, sizeof(config_dev));
2309         config_dev.update_flags    = cpu_to_be32(MLX4_VXLAN_UDP_DPORT);
2310         config_dev.vxlan_udp_dport = udp_port;
2311
2312         return mlx4_CONFIG_DEV_set(dev, &config_dev);
2313 }
2314 EXPORT_SYMBOL_GPL(mlx4_config_vxlan_port);
2315
2316 #define CONFIG_DISABLE_RX_PORT BIT(15)
2317 int mlx4_disable_rx_port_check(struct mlx4_dev *dev, bool dis)
2318 {
2319         struct mlx4_config_dev config_dev;
2320
2321         memset(&config_dev, 0, sizeof(config_dev));
2322         config_dev.update_flags = cpu_to_be32(MLX4_DISABLE_RX_PORT);
2323         if (dis)
2324                 config_dev.roce_flags =
2325                         cpu_to_be32(CONFIG_DISABLE_RX_PORT);
2326
2327         return mlx4_CONFIG_DEV_set(dev, &config_dev);
2328 }
2329
2330 int mlx4_virt2phy_port_map(struct mlx4_dev *dev, uint32_t port1,
2331                            uint32_t port2)
2332 {
2333         struct mlx4_cmd_mailbox *mailbox;
2334         struct {
2335                 __be32 v_port1;
2336                 __be32 v_port2;
2337         } *v2p;
2338         int err;
2339
2340         mailbox = mlx4_alloc_cmd_mailbox(dev);
2341         if (IS_ERR(mailbox))
2342                 return -ENOMEM;
2343
2344         v2p = mailbox->buf;
2345         v2p->v_port1 = cpu_to_be32(port1);
2346         v2p->v_port2 = cpu_to_be32(port2);
2347
2348         err = mlx4_cmd(dev, mailbox->dma, 0,
2349                        MLX4_SET_PORT_VIRT2PHY, MLX4_CMD_VIRT_PORT_MAP,
2350                        MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
2351
2352         mlx4_free_cmd_mailbox(dev, mailbox);
2353         return err;
2354 }
2355
2356
2357 int mlx4_SET_ICM_SIZE(struct mlx4_dev *dev, uint64_t icm_size,
2358                       uint64_t *aux_pages)
2359 {
2360         int ret = mlx4_cmd_imm(dev, icm_size, aux_pages, 0, 0,
2361                                MLX4_CMD_SET_ICM_SIZE,
2362                                MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2363         if (ret)
2364                 return ret;
2365
2366         /*
2367          * Round up number of system pages needed in case
2368          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
2369          */
2370         *aux_pages = ALIGN(*aux_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
2371                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
2372
2373         return 0;
2374 }
2375
2376 int mlx4_NOP(struct mlx4_dev *dev)
2377 {
2378         /* Input modifier of 0x1f means "finish as soon as possible." */
2379         return mlx4_cmd(dev, 0, 0x1f, 0, MLX4_CMD_NOP, MLX4_CMD_TIME_CLASS_A,
2380                         MLX4_CMD_NATIVE);
2381 }
2382
2383 int mlx4_get_phys_port_id(struct mlx4_dev *dev)
2384 {
2385         uint8_t port;
2386         uint32_t *outbox;
2387         struct mlx4_cmd_mailbox *mailbox;
2388         uint32_t in_mod;
2389         uint32_t guid_hi, guid_lo;
2390         int err, ret = 0;
2391 #define MOD_STAT_CFG_PORT_OFFSET 8
2392 #define MOD_STAT_CFG_GUID_H      0X14
2393 #define MOD_STAT_CFG_GUID_L      0X1c
2394
2395         mailbox = mlx4_alloc_cmd_mailbox(dev);
2396         if (IS_ERR(mailbox))
2397                 return PTR_ERR(mailbox);
2398         outbox = mailbox->buf;
2399
2400         for (port = 1; port <= dev->caps.num_ports; port++) {
2401                 in_mod = port << MOD_STAT_CFG_PORT_OFFSET;
2402                 err = mlx4_cmd_box(dev, 0, mailbox->dma, in_mod, 0x2,
2403                                    MLX4_CMD_MOD_STAT_CFG, MLX4_CMD_TIME_CLASS_A,
2404                                    MLX4_CMD_NATIVE);
2405                 if (err) {
2406                         mlx4_err(dev, "Fail to get port %d uplink guid\n",
2407                                  port);
2408                         ret = err;
2409                 } else {
2410                         MLX4_GET(guid_hi, outbox, MOD_STAT_CFG_GUID_H);
2411                         MLX4_GET(guid_lo, outbox, MOD_STAT_CFG_GUID_L);
2412                         dev->caps.phys_port_id[port] = (uint64_t)guid_lo |
2413                                                        (uint64_t)guid_hi << 32;
2414                 }
2415         }
2416         mlx4_free_cmd_mailbox(dev, mailbox);
2417         return ret;
2418 }
2419
2420 #define MLX4_WOL_SETUP_MODE (5 << 28)
2421 int mlx4_wol_read(struct mlx4_dev *dev, uint64_t *config, int port)
2422 {
2423         uint32_t in_mod = MLX4_WOL_SETUP_MODE | port << 8;
2424
2425         return mlx4_cmd_imm(dev, 0, config, in_mod, 0x3,
2426                             MLX4_CMD_MOD_STAT_CFG, MLX4_CMD_TIME_CLASS_A,
2427                             MLX4_CMD_NATIVE);
2428 }
2429 EXPORT_SYMBOL_GPL(mlx4_wol_read);
2430
2431 int mlx4_wol_write(struct mlx4_dev *dev, uint64_t config, int port)
2432 {
2433         uint32_t in_mod = MLX4_WOL_SETUP_MODE | port << 8;
2434
2435         return mlx4_cmd(dev, config, in_mod, 0x1, MLX4_CMD_MOD_STAT_CFG,
2436                         MLX4_CMD_TIME_CLASS_A, MLX4_CMD_NATIVE);
2437 }
2438 EXPORT_SYMBOL_GPL(mlx4_wol_write);
2439
2440 enum {
2441         ADD_TO_MCG = 0x26,
2442 };
2443
2444
2445 void mlx4_opreq_action(struct work_struct *work)
2446 {
2447         panic("Disabled");
2448 #if 0 // AKAROS_PORT
2449         struct mlx4_priv *priv = container_of(work, struct mlx4_priv,
2450                                               opreq_task);
2451         struct mlx4_dev *dev = &priv->dev;
2452         int num_tasks = atomic_read(&priv->opreq_count);
2453         struct mlx4_cmd_mailbox *mailbox;
2454         struct mlx4_mgm *mgm;
2455         uint32_t *outbox;
2456         uint32_t modifier;
2457         uint16_t token;
2458         uint16_t type;
2459         int err;
2460         uint32_t num_qps;
2461         struct mlx4_qp qp;
2462         int i;
2463         uint8_t rem_mcg;
2464         uint8_t prot;
2465
2466 #define GET_OP_REQ_MODIFIER_OFFSET      0x08
2467 #define GET_OP_REQ_TOKEN_OFFSET         0x14
2468 #define GET_OP_REQ_TYPE_OFFSET          0x1a
2469 #define GET_OP_REQ_DATA_OFFSET          0x20
2470
2471         mailbox = mlx4_alloc_cmd_mailbox(dev);
2472         if (IS_ERR(mailbox)) {
2473                 mlx4_err(dev, "Failed to allocate mailbox for GET_OP_REQ\n");
2474                 return;
2475         }
2476         outbox = mailbox->buf;
2477
2478         while (num_tasks) {
2479                 err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0,
2480                                    MLX4_CMD_GET_OP_REQ, MLX4_CMD_TIME_CLASS_A,
2481                                    MLX4_CMD_NATIVE);
2482                 if (err) {
2483                         mlx4_err(dev, "Failed to retrieve required operation: %d\n",
2484                                  err);
2485                         return;
2486                 }
2487                 MLX4_GET(modifier, outbox, GET_OP_REQ_MODIFIER_OFFSET);
2488                 MLX4_GET(token, outbox, GET_OP_REQ_TOKEN_OFFSET);
2489                 MLX4_GET(type, outbox, GET_OP_REQ_TYPE_OFFSET);
2490                 type &= 0xfff;
2491
2492                 switch (type) {
2493                 case ADD_TO_MCG:
2494                         if (dev->caps.steering_mode ==
2495                             MLX4_STEERING_MODE_DEVICE_MANAGED) {
2496                                 mlx4_warn(dev, "ADD MCG operation is not supported in DEVICE_MANAGED steering mode\n");
2497                                 err = EPERM;
2498                                 break;
2499                         }
2500                         mgm = (struct mlx4_mgm *)((uint8_t *)(outbox) +
2501                                                   GET_OP_REQ_DATA_OFFSET);
2502                         num_qps = be32_to_cpu(mgm->members_count) &
2503                                   MGM_QPN_MASK;
2504                         rem_mcg = ((uint8_t *)(&mgm->members_count))[0] & 1;
2505                         prot = ((uint8_t *)(&mgm->members_count))[0] >> 6;
2506
2507                         for (i = 0; i < num_qps; i++) {
2508                                 qp.qpn = be32_to_cpu(mgm->qp[i]);
2509                                 if (rem_mcg)
2510                                         err = mlx4_multicast_detach(dev, &qp,
2511                                                                     mgm->gid,
2512                                                                     prot, 0);
2513                                 else
2514                                         err = mlx4_multicast_attach(dev, &qp,
2515                                                                     mgm->gid,
2516                                                                     mgm->gid[5]
2517                                                                     , 0, prot,
2518                                                                     NULL);
2519                                 if (err)
2520                                         break;
2521                         }
2522                         break;
2523                 default:
2524                         mlx4_warn(dev, "Bad type for required operation\n");
2525                         err = EINVAL;
2526                         break;
2527                 }
2528                 err = mlx4_cmd(dev, 0, ((uint32_t) err |
2529                                         (__force uint32_t)cpu_to_be32(token) << 16),
2530                                1, MLX4_CMD_GET_OP_REQ, MLX4_CMD_TIME_CLASS_A,
2531                                MLX4_CMD_NATIVE);
2532                 if (err) {
2533                         mlx4_err(dev, "Failed to acknowledge required request: %d\n",
2534                                  err);
2535                         goto out;
2536                 }
2537                 memset(outbox, 0, 0xffc);
2538                 num_tasks = atomic_dec_return(&priv->opreq_count);
2539         }
2540
2541 out:
2542         mlx4_free_cmd_mailbox(dev, mailbox);
2543 #endif
2544 }
2545
2546 static int mlx4_check_smp_firewall_active(struct mlx4_dev *dev,
2547                                           struct mlx4_cmd_mailbox *mailbox)
2548 {
2549 #define MLX4_CMD_MAD_DEMUX_SET_ATTR_OFFSET              0x10
2550 #define MLX4_CMD_MAD_DEMUX_GETRESP_ATTR_OFFSET          0x20
2551 #define MLX4_CMD_MAD_DEMUX_TRAP_ATTR_OFFSET             0x40
2552 #define MLX4_CMD_MAD_DEMUX_TRAP_REPRESS_ATTR_OFFSET     0x70
2553
2554         uint32_t set_attr_mask, getresp_attr_mask;
2555         uint32_t trap_attr_mask, traprepress_attr_mask;
2556
2557         MLX4_GET(set_attr_mask, mailbox->buf,
2558                  MLX4_CMD_MAD_DEMUX_SET_ATTR_OFFSET);
2559         mlx4_dbg(dev, "SMP firewall set_attribute_mask = 0x%x\n",
2560                  set_attr_mask);
2561
2562         MLX4_GET(getresp_attr_mask, mailbox->buf,
2563                  MLX4_CMD_MAD_DEMUX_GETRESP_ATTR_OFFSET);
2564         mlx4_dbg(dev, "SMP firewall getresp_attribute_mask = 0x%x\n",
2565                  getresp_attr_mask);
2566
2567         MLX4_GET(trap_attr_mask, mailbox->buf,
2568                  MLX4_CMD_MAD_DEMUX_TRAP_ATTR_OFFSET);
2569         mlx4_dbg(dev, "SMP firewall trap_attribute_mask = 0x%x\n",
2570                  trap_attr_mask);
2571
2572         MLX4_GET(traprepress_attr_mask, mailbox->buf,
2573                  MLX4_CMD_MAD_DEMUX_TRAP_REPRESS_ATTR_OFFSET);
2574         mlx4_dbg(dev, "SMP firewall traprepress_attribute_mask = 0x%x\n",
2575                  traprepress_attr_mask);
2576
2577         if (set_attr_mask && getresp_attr_mask && trap_attr_mask &&
2578             traprepress_attr_mask)
2579                 return 1;
2580
2581         return 0;
2582 }
2583
2584 int mlx4_config_mad_demux(struct mlx4_dev *dev)
2585 {
2586         struct mlx4_cmd_mailbox *mailbox;
2587         int secure_host_active;
2588         int err;
2589
2590         /* Check if mad_demux is supported */
2591         if (!(dev->caps.flags2 & MLX4_DEV_CAP_FLAG2_MAD_DEMUX))
2592                 return 0;
2593
2594         mailbox = mlx4_alloc_cmd_mailbox(dev);
2595         if (IS_ERR(mailbox)) {
2596                 mlx4_warn(dev, "Failed to allocate mailbox for cmd MAD_DEMUX");
2597                 return -ENOMEM;
2598         }
2599
2600         /* Query mad_demux to find out which MADs are handled by internal sma */
2601         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0x01 /* subn mgmt class */,
2602                            MLX4_CMD_MAD_DEMUX_QUERY_RESTR, MLX4_CMD_MAD_DEMUX,
2603                            MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
2604         if (err) {
2605                 mlx4_warn(dev, "MLX4_CMD_MAD_DEMUX: query restrictions failed (%d)\n",
2606                           err);
2607                 goto out;
2608         }
2609
2610         secure_host_active = mlx4_check_smp_firewall_active(dev, mailbox);
2611
2612         /* Config mad_demux to handle all MADs returned by the query above */
2613         err = mlx4_cmd(dev, mailbox->dma, 0x01 /* subn mgmt class */,
2614                        MLX4_CMD_MAD_DEMUX_CONFIG, MLX4_CMD_MAD_DEMUX,
2615                        MLX4_CMD_TIME_CLASS_B, MLX4_CMD_NATIVE);
2616         if (err) {
2617                 mlx4_warn(dev, "MLX4_CMD_MAD_DEMUX: configure failed (%d)\n", err);
2618                 goto out;
2619         }
2620
2621         if (secure_host_active)
2622                 mlx4_warn(dev, "HCA operating in secure-host mode. SMP firewall activated.\n");
2623 out:
2624         mlx4_free_cmd_mailbox(dev, mailbox);
2625         return err;
2626 }
2627
2628 /* Access Reg commands */
2629 enum mlx4_access_reg_masks {
2630         MLX4_ACCESS_REG_STATUS_MASK = 0x7f,
2631         MLX4_ACCESS_REG_METHOD_MASK = 0x7f,
2632         MLX4_ACCESS_REG_LEN_MASK = 0x7ff
2633 };
2634
2635 struct mlx4_access_reg {
2636         __be16 constant1;
2637         uint8_t status;
2638         uint8_t resrvd1;
2639         __be16 reg_id;
2640         uint8_t method;
2641         uint8_t constant2;
2642         __be32 resrvd2[2];
2643         __be16 len_const;
2644         __be16 resrvd3;
2645 #define MLX4_ACCESS_REG_HEADER_SIZE (20)
2646         uint8_t reg_data[MLX4_MAILBOX_SIZE-MLX4_ACCESS_REG_HEADER_SIZE];
2647 } __attribute__((__packed__));
2648
2649 /**
2650  * mlx4_ACCESS_REG - Generic access reg command.
2651  * @dev: mlx4_dev.
2652  * @reg_id: register ID to access.
2653  * @method: Access method Read/Write.
2654  * @reg_len: register length to Read/Write in bytes.
2655  * @reg_data: reg_data pointer to Read/Write From/To.
2656  *
2657  * Access ConnectX registers FW command.
2658  * Returns 0 on success and copies outbox mlx4_access_reg data
2659  * field into reg_data or a negative error code.
2660  */
2661 static int mlx4_ACCESS_REG(struct mlx4_dev *dev, uint16_t reg_id,
2662                            enum mlx4_access_reg_method method,
2663                            uint16_t reg_len, void *reg_data)
2664 {
2665         struct mlx4_cmd_mailbox *inbox, *outbox;
2666         struct mlx4_access_reg *inbuf, *outbuf;
2667         int err;
2668
2669         inbox = mlx4_alloc_cmd_mailbox(dev);
2670         if (IS_ERR(inbox))
2671                 return PTR_ERR(inbox);
2672
2673         outbox = mlx4_alloc_cmd_mailbox(dev);
2674         if (IS_ERR(outbox)) {
2675                 mlx4_free_cmd_mailbox(dev, inbox);
2676                 return PTR_ERR(outbox);
2677         }
2678
2679         inbuf = inbox->buf;
2680         outbuf = outbox->buf;
2681
2682         inbuf->constant1 = cpu_to_be16(0x1<<11 | 0x4);
2683         inbuf->constant2 = 0x1;
2684         inbuf->reg_id = cpu_to_be16(reg_id);
2685         inbuf->method = method & MLX4_ACCESS_REG_METHOD_MASK;
2686
2687         reg_len = MIN(reg_len, (uint16_t)(sizeof(inbuf->reg_data)));
2688         inbuf->len_const =
2689                 cpu_to_be16(((reg_len/4 + 1) & MLX4_ACCESS_REG_LEN_MASK) |
2690                             ((0x3) << 12));
2691
2692         memcpy(inbuf->reg_data, reg_data, reg_len);
2693         err = mlx4_cmd_box(dev, inbox->dma, outbox->dma, 0, 0,
2694                            MLX4_CMD_ACCESS_REG, MLX4_CMD_TIME_CLASS_C,
2695                            MLX4_CMD_WRAPPED);
2696         if (err)
2697                 goto out;
2698
2699         if (outbuf->status & MLX4_ACCESS_REG_STATUS_MASK) {
2700                 err = outbuf->status & MLX4_ACCESS_REG_STATUS_MASK;
2701                 mlx4_err(dev,
2702                          "MLX4_CMD_ACCESS_REG(%x) returned REG status (%x)\n",
2703                          reg_id, err);
2704                 goto out;
2705         }
2706
2707         memcpy(reg_data, outbuf->reg_data, reg_len);
2708 out:
2709         mlx4_free_cmd_mailbox(dev, inbox);
2710         mlx4_free_cmd_mailbox(dev, outbox);
2711         return err;
2712 }
2713
2714 /* ConnectX registers IDs */
2715 enum mlx4_reg_id {
2716         MLX4_REG_ID_PTYS = 0x5004,
2717 };
2718
2719 /**
2720  * mlx4_ACCESS_PTYS_REG - Access PTYs (Port Type and Speed)
2721  * register
2722  * @dev: mlx4_dev.
2723  * @method: Access method Read/Write.
2724  * @ptys_reg: PTYS register data pointer.
2725  *
2726  * Access ConnectX PTYS register, to Read/Write Port Type/Speed
2727  * configuration
2728  * Returns 0 on success or a negative error code.
2729  */
2730 int mlx4_ACCESS_PTYS_REG(struct mlx4_dev *dev,
2731                          enum mlx4_access_reg_method method,
2732                          struct mlx4_ptys_reg *ptys_reg)
2733 {
2734         return mlx4_ACCESS_REG(dev, MLX4_REG_ID_PTYS,
2735                                method, sizeof(*ptys_reg), ptys_reg);
2736 }
2737 EXPORT_SYMBOL_GPL(mlx4_ACCESS_PTYS_REG);
2738
2739 int mlx4_ACCESS_REG_wrapper(struct mlx4_dev *dev, int slave,
2740                             struct mlx4_vhcr *vhcr,
2741                             struct mlx4_cmd_mailbox *inbox,
2742                             struct mlx4_cmd_mailbox *outbox,
2743                             struct mlx4_cmd_info *cmd)
2744 {
2745         struct mlx4_access_reg *inbuf = inbox->buf;
2746         uint8_t method = inbuf->method & MLX4_ACCESS_REG_METHOD_MASK;
2747         uint16_t reg_id = be16_to_cpu(inbuf->reg_id);
2748
2749         if (slave != mlx4_master_func_num(dev) &&
2750             method == MLX4_ACCESS_REG_WRITE)
2751                 return -EPERM;
2752
2753         if (reg_id == MLX4_REG_ID_PTYS) {
2754                 struct mlx4_ptys_reg *ptys_reg =
2755                         (struct mlx4_ptys_reg *)inbuf->reg_data;
2756
2757                 ptys_reg->local_port =
2758                         mlx4_slave_convert_port(dev, slave,
2759                                                 ptys_reg->local_port);
2760         }
2761
2762         return mlx4_cmd_box(dev, inbox->dma, outbox->dma, vhcr->in_modifier,
2763                             0, MLX4_CMD_ACCESS_REG, MLX4_CMD_TIME_CLASS_C,
2764                             MLX4_CMD_NATIVE);
2765 }