afcfd7d7011628f63529439f407e497aa131c8ef
[akaros.git] / kern / drivers / net / bxe / bxe.h
1 /*-
2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
3  *
4  * Redistribution and use in source and binary forms, with or without
5  * modification, are permitted provided that the following conditions
6  * are met:
7  *
8  * 1. Redistributions of source code must retain the above copyright
9  *    notice, this list of conditions and the following disclaimer.
10  * 2. Redistributions in binary form must reproduce the above copyright
11  *    notice, this list of conditions and the following disclaimer in the
12  *    documentation and/or other materials provided with the distribution.
13  *
14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
24  * THE POSSIBILITY OF SUCH DAMAGE.
25  */
26
27 #ifndef __BXE_H__
28 #define __BXE_H__
29
30 //__FBSDID("$FreeBSD: head/sys/dev/bxe/bxe.h 268854 2014-07-18 20:04:11Z davidcs $");
31
32 #include <assert.h>
33 #include <error.h>
34 #include <ip.h>
35 #include <kmalloc.h>
36 #include <kref.h>
37 #include <pmap.h>
38 #include <slab.h>
39 #include <smp.h>
40 #include <stdio.h>
41 #include <string.h>
42 #include <bitmap.h>
43
44
45 /* MACROS for conversion to AKAROS. Might we want this stuff someday? */
46 #define __predict_false(x) (x)
47 #define __noinline 
48 #define ETH_ADDR_LEN 6
49 #define MCLBYTES 2048
50 /* TYPEDEFS for conversion to AKAROS. These are temporary, but it makes it easier to see what is in need of change. */
51 typedef struct netif *if_t;
52 typedef uint64_t ift_counter;
53 typedef uintptr_t bus_addr_t;
54 typedef uintptr_t bus_size_t;
55 typedef uintptr_t bus_space_handle_t;
56 typedef uintptr_t bus_dma_tag_t;
57 typedef uintptr_t bus_dmamap_t;
58 typedef uintptr_t bus_dma_segment_t;
59 typedef uintptr_t bus_space_tag_t;
60 typedef uintptr_t vm_offset_t;
61 typedef int device_t;
62 // WTF ...
63 typedef uint64_t uintmax_t;
64 #define MA_OWNED 0
65 #define mtx_assert(lock, thing) assert(1)
66 #define device_printf(ignore, format, args...) printk(format, args)
67
68
69
70 #if _BYTE_ORDER == _LITTLE_ENDIAN
71 #ifndef LITTLE_ENDIAN
72 #define LITTLE_ENDIAN
73 #endif
74 #ifndef __LITTLE_ENDIAN
75 #define __LITTLE_ENDIAN
76 #endif
77 #undef BIG_ENDIAN
78 #undef __BIG_ENDIAN
79 #else /* _BIG_ENDIAN */
80 #ifndef BIG_ENDIAN
81 #define BIG_ENDIAN
82 #endif
83 #ifndef __BIG_ENDIAN
84 #define __BIG_ENDIAN
85 #endif
86 #undef LITTLE_ENDIAN
87 #undef __LITTLE_ENDIAN
88 #endif
89
90 #include "ecore_mfw_req.h"
91 #include "ecore_fw_defs.h"
92 #include "ecore_hsi.h"
93 #include "ecore_reg.h"
94 #include "bxe_dcb.h"
95 #include "bxe_stats.h"
96
97 #include "bxe_elink.h"
98
99 #if __FreeBSD_version >= 1000000
100 #define PCIR_EXPRESS_DEVICE_STA        PCIER_DEVICE_STA
101 #define PCIM_EXP_STA_TRANSACTION_PND   PCIEM_STA_TRANSACTION_PND
102 #define PCIR_EXPRESS_LINK_STA          PCIER_LINK_STA
103 #define PCIM_LINK_STA_WIDTH            PCIEM_LINK_STA_WIDTH
104 #define PCIM_LINK_STA_SPEED            PCIEM_LINK_STA_SPEED
105 #define PCIR_EXPRESS_DEVICE_CTL        PCIER_DEVICE_CTL
106 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCIEM_CTL_MAX_PAYLOAD
107 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCIEM_CTL_MAX_READ_REQUEST
108 #endif
109
110 #include "ecore_sp.h"
111
112 #define BRCM_VENDORID 0x14e4
113 #define PCI_ANY_ID    (uint16_t)(~0U)
114
115 struct bxe_device_type
116 {
117     uint16_t bxe_vid;
118     uint16_t bxe_did;
119     uint16_t bxe_svid;
120     uint16_t bxe_sdid;
121     char     *bxe_name;
122 };
123
124 #define BCM_PAGE_SHIFT       12
125 #define BCM_PAGE_SIZE        (1 << BCM_PAGE_SHIFT)
126 #define BCM_PAGE_MASK        (~(BCM_PAGE_SIZE - 1))
127 #define BCM_PAGE_ALIGN(addr) ((addr + BCM_PAGE_SIZE - 1) & BCM_PAGE_MASK)
128
129 #if BCM_PAGE_SIZE != 4096
130 #error Page sizes other than 4KB are unsupported!
131 #endif
132
133 #if (BUS_SPACE_MAXADDR > 0xFFFFFFFF)
134 #define U64_LO(addr) ((uint32_t)(((uint64_t)(addr)) & 0xFFFFFFFF))
135 #define U64_HI(addr) ((uint32_t)(((uint64_t)(addr)) >> 32))
136 #else
137 #define U64_LO(addr) ((uint32_t)(addr))
138 #define U64_HI(addr) (0)
139 #endif
140 #define HILO_U64(hi, lo) ((((uint64_t)(hi)) << 32) + (lo))
141
142 #define SET_FLAG(value, mask, flag)            \
143     do {                                       \
144         (value) &= ~(mask);                    \
145         (value) |= ((flag) << (mask##_SHIFT)); \
146     } while (0)
147
148 #define GET_FLAG(value, mask)              \
149     (((value) & (mask)) >> (mask##_SHIFT))
150
151 #define GET_FIELD(value, fname)                     \
152     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
153
154 #define BXE_MAX_SEGMENTS     12 /* 13-1 for parsing buffer */
155 #define BXE_TSO_MAX_SEGMENTS 32
156 #define BXE_TSO_MAX_SIZE     (65535 + sizeof(struct ether_vlan_header))
157 #define BXE_TSO_MAX_SEG_SIZE 4096
158
159 /* dropless fc FW/HW related params */
160 #define BRB_SIZE(sc)         (CHIP_IS_E3(sc) ? 1024 : 512)
161 #define MAX_AGG_QS(sc)       (CHIP_IS_E1(sc) ?                       \
162                                   ETH_MAX_AGGREGATION_QUEUES_E1 :    \
163                                   ETH_MAX_AGGREGATION_QUEUES_E1H_E2)
164 #define FW_DROP_LEVEL(sc)    (3 + MAX_SPQ_PENDING + MAX_AGG_QS(sc))
165 #define FW_PREFETCH_CNT      16
166 #define DROPLESS_FC_HEADROOM 100
167
168 /******************/
169 /* RX SGE defines */
170 /******************/
171
172 #define RX_SGE_NUM_PAGES       2 /* must be a power of 2 */
173 #define RX_SGE_TOTAL_PER_PAGE  (BCM_PAGE_SIZE / sizeof(struct eth_rx_sge))
174 #define RX_SGE_NEXT_PAGE_DESC_CNT 2
175 #define RX_SGE_USABLE_PER_PAGE (RX_SGE_TOTAL_PER_PAGE - RX_SGE_NEXT_PAGE_DESC_CNT)
176 #define RX_SGE_PER_PAGE_MASK   (RX_SGE_TOTAL_PER_PAGE - 1)
177 #define RX_SGE_TOTAL           (RX_SGE_TOTAL_PER_PAGE * RX_SGE_NUM_PAGES)
178 #define RX_SGE_USABLE          (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)
179 #define RX_SGE_MAX             (RX_SGE_TOTAL - 1)
180 #define RX_SGE(x)              ((x) & RX_SGE_MAX)
181
182 #define RX_SGE_NEXT(x)                                              \
183     ((((x) & RX_SGE_PER_PAGE_MASK) == (RX_SGE_USABLE_PER_PAGE - 1)) \
184      ? (x) + 1 + RX_SGE_NEXT_PAGE_DESC_CNT : (x) + 1)
185
186 #define RX_SGE_MASK_ELEM_SZ    64
187 #define RX_SGE_MASK_ELEM_SHIFT 6
188 #define RX_SGE_MASK_ELEM_MASK  ((uint64_t)RX_SGE_MASK_ELEM_SZ - 1)
189
190 /*
191  * Creates a bitmask of all ones in less significant bits.
192  * idx - index of the most significant bit in the created mask.
193  */
194 #define RX_SGE_ONES_MASK(idx)                                      \
195     (((uint64_t)0x1 << (((idx) & RX_SGE_MASK_ELEM_MASK) + 1)) - 1)
196 #define RX_SGE_MASK_ELEM_ONE_MASK ((uint64_t)(~0))
197
198 /* Number of uint64_t elements in SGE mask array. */
199 #define RX_SGE_MASK_LEN                                                \
200     ((RX_SGE_NUM_PAGES * RX_SGE_TOTAL_PER_PAGE) / RX_SGE_MASK_ELEM_SZ)
201 #define RX_SGE_MASK_LEN_MASK      (RX_SGE_MASK_LEN - 1)
202 #define RX_SGE_NEXT_MASK_ELEM(el) (((el) + 1) & RX_SGE_MASK_LEN_MASK)
203
204 /*
205  * dropless fc calculations for SGEs
206  * Number of required SGEs is the sum of two:
207  * 1. Number of possible opened aggregations (next packet for
208  *    these aggregations will probably consume SGE immidiatelly)
209  * 2. Rest of BRB blocks divided by 2 (block will consume new SGE only
210  *    after placement on BD for new TPA aggregation)
211  * Takes into account RX_SGE_NEXT_PAGE_DESC_CNT "next" elements on each page
212  */
213 #define NUM_SGE_REQ(sc)                                    \
214     (MAX_AGG_QS(sc) + (BRB_SIZE(sc) - MAX_AGG_QS(sc)) / 2)
215 #define NUM_SGE_PG_REQ(sc)                                                    \
216     ((NUM_SGE_REQ(sc) + RX_SGE_USABLE_PER_PAGE - 1) / RX_SGE_USABLE_PER_PAGE)
217 #define SGE_TH_LO(sc)                                                  \
218     (NUM_SGE_REQ(sc) + NUM_SGE_PG_REQ(sc) * RX_SGE_NEXT_PAGE_DESC_CNT)
219 #define SGE_TH_HI(sc)                      \
220     (SGE_TH_LO(sc) + DROPLESS_FC_HEADROOM)
221
222 #define PAGES_PER_SGE_SHIFT  0
223 #define PAGES_PER_SGE        (1 << PAGES_PER_SGE_SHIFT)
224 #define SGE_PAGE_SIZE        BCM_PAGE_SIZE
225 #define SGE_PAGE_SHIFT       BCM_PAGE_SHIFT
226 #define SGE_PAGE_ALIGN(addr) BCM_PAGE_ALIGN(addr)
227 #define SGE_PAGES            (SGE_PAGE_SIZE * PAGES_PER_SGE)
228 #define TPA_AGG_SIZE         min((8 * SGE_PAGES), 0xffff)
229
230 /*****************/
231 /* TX BD defines */
232 /*****************/
233
234 #define TX_BD_NUM_PAGES       16 /* must be a power of 2 */
235 #define TX_BD_TOTAL_PER_PAGE  (BCM_PAGE_SIZE / sizeof(union eth_tx_bd_types))
236 #define TX_BD_USABLE_PER_PAGE (TX_BD_TOTAL_PER_PAGE - 1)
237 #define TX_BD_TOTAL           (TX_BD_TOTAL_PER_PAGE * TX_BD_NUM_PAGES)
238 #define TX_BD_USABLE          (TX_BD_USABLE_PER_PAGE * TX_BD_NUM_PAGES)
239 #define TX_BD_MAX             (TX_BD_TOTAL - 1)
240
241 #define TX_BD_NEXT(x)                                                 \
242     ((((x) & TX_BD_USABLE_PER_PAGE) == (TX_BD_USABLE_PER_PAGE - 1)) ? \
243      ((x) + 2) : ((x) + 1))
244 #define TX_BD(x)      ((x) & TX_BD_MAX)
245 #define TX_BD_PAGE(x) (((x) & ~TX_BD_USABLE_PER_PAGE) >> 8)
246 #define TX_BD_IDX(x)  ((x) & TX_BD_USABLE_PER_PAGE)
247
248 /*
249  * Trigger pending transmits when the number of available BDs is greater
250  * than 1/8 of the total number of usable BDs.
251  */
252 #define BXE_TX_CLEANUP_THRESHOLD (TX_BD_USABLE / 8)
253 #define BXE_TX_TIMEOUT 5
254
255 /*****************/
256 /* RX BD defines */
257 /*****************/
258
259 #define RX_BD_NUM_PAGES       8 /* power of 2 */
260 #define RX_BD_TOTAL_PER_PAGE  (BCM_PAGE_SIZE / sizeof(struct eth_rx_bd))
261 #define RX_BD_NEXT_PAGE_DESC_CNT 2
262 #define RX_BD_USABLE_PER_PAGE (RX_BD_TOTAL_PER_PAGE - RX_BD_NEXT_PAGE_DESC_CNT)
263 #define RX_BD_PER_PAGE_MASK   (RX_BD_TOTAL_PER_PAGE - 1)
264 #define RX_BD_TOTAL           (RX_BD_TOTAL_PER_PAGE * RX_BD_NUM_PAGES)
265 #define RX_BD_USABLE          (RX_BD_USABLE_PER_PAGE * RX_BD_NUM_PAGES)
266 #define RX_BD_MAX             (RX_BD_TOTAL - 1)
267
268 #if 0
269 #define NUM_RX_RINGS RX_BD_NUM_PAGES
270 #define NUM_RX_BD    RX_BD_TOTAL
271 #define MAX_RX_BD    RX_BD_MAX
272 #define MAX_RX_AVAIL RX_BD_USABLE
273 #endif
274
275 #define RX_BD_NEXT(x)                                               \
276     ((((x) & RX_BD_PER_PAGE_MASK) == (RX_BD_USABLE_PER_PAGE - 1)) ? \
277      ((x) + 3) : ((x) + 1))
278 #define RX_BD(x)      ((x) & RX_BD_MAX)
279 #define RX_BD_PAGE(x) (((x) & ~RX_BD_PER_PAGE_MASK) >> 9)
280 #define RX_BD_IDX(x)  ((x) & RX_BD_PER_PAGE_MASK)
281
282 /*
283  * dropless fc calculations for BDs
284  * Number of BDs should be as number of buffers in BRB:
285  * Low threshold takes into account RX_BD_NEXT_PAGE_DESC_CNT
286  * "next" elements on each page
287  */
288 #define NUM_BD_REQ(sc) \
289     BRB_SIZE(sc)
290 #define NUM_BD_PG_REQ(sc)                                                  \
291     ((NUM_BD_REQ(sc) + RX_BD_USABLE_PER_PAGE - 1) / RX_BD_USABLE_PER_PAGE)
292 #define BD_TH_LO(sc)                                \
293     (NUM_BD_REQ(sc) +                               \
294      NUM_BD_PG_REQ(sc) * RX_BD_NEXT_PAGE_DESC_CNT + \
295      FW_DROP_LEVEL(sc))
296 #define BD_TH_HI(sc)                      \
297     (BD_TH_LO(sc) + DROPLESS_FC_HEADROOM)
298 #define MIN_RX_AVAIL(sc)                           \
299     ((sc)->dropless_fc ? BD_TH_HI(sc) + 128 : 128)
300 #define MIN_RX_SIZE_TPA_HW(sc)                         \
301     (CHIP_IS_E1(sc) ? ETH_MIN_RX_CQES_WITH_TPA_E1 :    \
302                       ETH_MIN_RX_CQES_WITH_TPA_E1H_E2)
303 #define MIN_RX_SIZE_NONTPA_HW ETH_MIN_RX_CQES_WITHOUT_TPA
304 #define MIN_RX_SIZE_TPA(sc)                         \
305     (max(MIN_RX_SIZE_TPA_HW(sc), MIN_RX_AVAIL(sc)))
306 #define MIN_RX_SIZE_NONTPA(sc)                     \
307     (max(MIN_RX_SIZE_NONTPA_HW, MIN_RX_AVAIL(sc)))
308
309 /***************/
310 /* RCQ defines */
311 /***************/
312
313 /*
314  * As long as CQE is X times bigger than BD entry we have to allocate X times
315  * more pages for CQ ring in order to keep it balanced with BD ring
316  */
317 #define CQE_BD_REL          (sizeof(union eth_rx_cqe) / \
318                              sizeof(struct eth_rx_bd))
319 #define RCQ_NUM_PAGES       (RX_BD_NUM_PAGES * CQE_BD_REL) /* power of 2 */
320 #define RCQ_TOTAL_PER_PAGE  (BCM_PAGE_SIZE / sizeof(union eth_rx_cqe))
321 #define RCQ_NEXT_PAGE_DESC_CNT 1
322 #define RCQ_USABLE_PER_PAGE (RCQ_TOTAL_PER_PAGE - RCQ_NEXT_PAGE_DESC_CNT)
323 #define RCQ_TOTAL           (RCQ_TOTAL_PER_PAGE * RCQ_NUM_PAGES)
324 #define RCQ_USABLE          (RCQ_USABLE_PER_PAGE * RCQ_NUM_PAGES)
325 #define RCQ_MAX             (RCQ_TOTAL - 1)
326
327 #define RCQ_NEXT(x)                                               \
328     ((((x) & RCQ_USABLE_PER_PAGE) == (RCQ_USABLE_PER_PAGE - 1)) ? \
329      ((x) + 1 + RCQ_NEXT_PAGE_DESC_CNT) : ((x) + 1))
330 #define RCQ(x)      ((x) & RCQ_MAX)
331 #define RCQ_PAGE(x) (((x) & ~RCQ_USABLE_PER_PAGE) >> 7)
332 #define RCQ_IDX(x)  ((x) & RCQ_USABLE_PER_PAGE)
333
334 #if 0
335 #define NUM_RCQ_RINGS RCQ_NUM_PAGES
336 #define NUM_RCQ_BD    RCQ_TOTAL
337 #define MAX_RCQ_BD    RCQ_MAX
338 #define MAX_RCQ_AVAIL RCQ_USABLE
339 #endif
340
341 /*
342  * dropless fc calculations for RCQs
343  * Number of RCQs should be as number of buffers in BRB:
344  * Low threshold takes into account RCQ_NEXT_PAGE_DESC_CNT
345  * "next" elements on each page
346  */
347 #define NUM_RCQ_REQ(sc) \
348     BRB_SIZE(sc)
349 #define NUM_RCQ_PG_REQ(sc)                                              \
350     ((NUM_RCQ_REQ(sc) + RCQ_USABLE_PER_PAGE - 1) / RCQ_USABLE_PER_PAGE)
351 #define RCQ_TH_LO(sc)                              \
352     (NUM_RCQ_REQ(sc) +                             \
353      NUM_RCQ_PG_REQ(sc) * RCQ_NEXT_PAGE_DESC_CNT + \
354      FW_DROP_LEVEL(sc))
355 #define RCQ_TH_HI(sc)                      \
356     (RCQ_TH_LO(sc) + DROPLESS_FC_HEADROOM)
357
358 /* This is needed for determening of last_max */
359 #define SUB_S16(a, b) (int16_t)((int16_t)(a) - (int16_t)(b))
360
361 #define __SGE_MASK_SET_BIT(el, bit)               \
362     do {                                          \
363         (el) = ((el) | ((uint64_t)0x1 << (bit))); \
364     } while (0)
365
366 #define __SGE_MASK_CLEAR_BIT(el, bit)                \
367     do {                                             \
368         (el) = ((el) & (~((uint64_t)0x1 << (bit)))); \
369     } while (0)
370
371 #define SGE_MASK_SET_BIT(fp, idx)                                       \
372     __SGE_MASK_SET_BIT((fp)->sge_mask[(idx) >> RX_SGE_MASK_ELEM_SHIFT], \
373                        ((idx) & RX_SGE_MASK_ELEM_MASK))
374
375 #define SGE_MASK_CLEAR_BIT(fp, idx)                                       \
376     __SGE_MASK_CLEAR_BIT((fp)->sge_mask[(idx) >> RX_SGE_MASK_ELEM_SHIFT], \
377                          ((idx) & RX_SGE_MASK_ELEM_MASK))
378
379 /* Load / Unload modes */
380 #define LOAD_NORMAL       0
381 #define LOAD_OPEN         1
382 #define LOAD_DIAG         2
383 #define LOAD_LOOPBACK_EXT 3
384 #define UNLOAD_NORMAL     0
385 #define UNLOAD_CLOSE      1
386 #define UNLOAD_RECOVERY   2
387
388 /* Some constants... */
389 //#define MAX_PATH_NUM       2
390 //#define E2_MAX_NUM_OF_VFS  64
391 //#define E1H_FUNC_MAX       8
392 //#define E2_FUNC_MAX        4   /* per path */
393 #define MAX_VNIC_NUM       4
394 #define MAX_FUNC_NUM       8   /* common to all chips */
395 //#define MAX_NDSB           HC_SB_MAX_SB_E2 /* max non-default status block */
396 #define MAX_RSS_CHAINS     16 /* a constant for HW limit */
397 #define MAX_MSI_VECTOR     8  /* a constant for HW limit */
398
399 #define ILT_NUM_PAGE_ENTRIES 3072
400 /*
401  * 57710/11 we use whole table since we have 8 functions.
402  * 57712 we have only 4 functions, but use same size per func, so only half
403  * of the table is used.
404  */
405 #define ILT_PER_FUNC        (ILT_NUM_PAGE_ENTRIES / 8)
406 #define FUNC_ILT_BASE(func) (func * ILT_PER_FUNC)
407 /*
408  * the phys address is shifted right 12 bits and has an added
409  * 1=valid bit added to the 53rd bit
410  * then since this is a wide register(TM)
411  * we split it into two 32 bit writes
412  */
413 #define ONCHIP_ADDR1(x) ((uint32_t)(((uint64_t)x >> 12) & 0xFFFFFFFF))
414 #define ONCHIP_ADDR2(x) ((uint32_t)((1 << 20) | ((uint64_t)x >> 44)))
415
416 /* L2 header size + 2*VLANs (8 bytes) + LLC SNAP (8 bytes) */
417 #define ETH_HLEN                  14
418 #define ETH_OVERHEAD              (ETH_HLEN + 8 + 8)
419 #define ETH_MIN_PACKET_SIZE       60
420 #define ETH_MAX_PACKET_SIZE       ETHERMTU /* 1500 */
421 #define ETH_MAX_JUMBO_PACKET_SIZE 9600
422 /* TCP with Timestamp Option (32) + IPv6 (40) */
423 #define ETH_MAX_TPA_HEADER_SIZE   72
424
425 /* max supported alignment is 256 (8 shift) */
426 //#define BXE_RX_ALIGN_SHIFT ((CACHE_LINE_SHIFT < 8) ? CACHE_LINE_SHIFT : 8)
427 #define BXE_RX_ALIGN_SHIFT 8
428 /* FW uses 2 cache lines alignment for start packet and size  */
429 #define BXE_FW_RX_ALIGN_START (1 << BXE_RX_ALIGN_SHIFT)
430 #define BXE_FW_RX_ALIGN_END   (1 << BXE_RX_ALIGN_SHIFT)
431
432 #define BXE_PXP_DRAM_ALIGN (BXE_RX_ALIGN_SHIFT - 5) /* XXX ??? */
433
434 struct bxe_bar {
435     struct resource    *resource;
436     int                rid;
437     bus_space_tag_t    tag;
438     bus_space_handle_t handle;
439     vm_offset_t        kva;
440 };
441
442 struct bxe_intr {
443     struct resource *resource;
444     int             rid;
445     void            *tag;
446 };
447
448 /* Used to manage DMA allocations. */
449 struct bxe_dma {
450     struct bxe_adapter  *sc;
451     bus_addr_t        paddr;
452     void              *vaddr;
453     bus_dma_tag_t     tag;
454     bus_dmamap_t      map;
455     bus_dma_segment_t seg;
456     bus_size_t        size;
457     int               nseg;
458     char              msg[32];
459 };
460
461 /* attn group wiring */
462 #define MAX_DYNAMIC_ATTN_GRPS 8
463
464 struct attn_route {
465     uint32_t sig[5];
466 };
467
468 struct iro {
469     uint32_t base;
470     uint16_t m1;
471     uint16_t m2;
472     uint16_t m3;
473     uint16_t size;
474 };
475
476 union bxe_host_hc_status_block {
477     /* pointer to fp status block e2 */
478     struct host_hc_status_block_e2  *e2_sb;
479     /* pointer to fp status block e1x */
480     struct host_hc_status_block_e1x *e1x_sb;
481 };
482
483 union bxe_db_prod {
484     struct doorbell_set_prod data;
485     uint32_t                 raw;
486 };
487
488 struct bxe_sw_tx_bd {
489     struct mbuf  *m;
490     bus_dmamap_t m_map;
491     uint16_t     first_bd;
492     uint8_t      flags;
493 /* set on the first BD descriptor when there is a split BD */
494 #define BXE_TSO_SPLIT_BD (1 << 0)
495 };
496
497 struct bxe_sw_rx_bd {
498     struct mbuf  *m;
499     bus_dmamap_t m_map;
500 };
501
502 struct bxe_sw_tpa_info {
503     struct bxe_sw_rx_bd bd;
504     bus_dma_segment_t   seg;
505     uint8_t             state;
506 #define BXE_TPA_STATE_START 1
507 #define BXE_TPA_STATE_STOP  2
508     uint8_t             placement_offset;
509     uint16_t            parsing_flags;
510     uint16_t            vlan_tag;
511     uint16_t            len_on_bd;
512 };
513
514 /*
515  * This is the HSI fastpath data structure. There can be up to MAX_RSS_CHAIN
516  * instances of the fastpath structure when using multiple queues.
517  */
518 struct bxe_fastpath {
519     /* pointer back to parent structure */
520     struct bxe_adapter *sc;
521     qlock_t tx_mtx;
522     char       tx_mtx_name[32];
523     qlock_t rx_mtx;
524     char       rx_mtx_name[32];
525 #define BXE_FP_TX_LOCK(fp)        qlock(&fp->tx_mtx)
526 #define BXE_FP_TX_UNLOCK(fp)      qunlock(&fp->tx_mtx)
527 #define BXE_FP_TX_LOCK_ASSERT(fp) mtx_assert(&fp->tx_mtx, MA_OWNED)
528
529 #define BXE_FP_RX_LOCK(fp)        qlock(&fp->rx_mtx)
530 #define BXE_FP_RX_UNLOCK(fp)      qunlock(&fp->rx_mtx)
531 #define BXE_FP_RX_LOCK_ASSERT(fp) mtx_assert(&fp->rx_mtx, MA_OWNED)
532
533     /* status block */
534     struct bxe_dma                 sb_dma;
535     union bxe_host_hc_status_block status_block;
536
537     /* transmit chain (tx bds) */
538     struct bxe_dma        tx_dma;
539     union eth_tx_bd_types *tx_chain;
540
541     /* receive chain (rx bds) */
542     struct bxe_dma   rx_dma;
543     struct eth_rx_bd *rx_chain;
544
545     /* receive completion queue chain (rcq bds) */
546     struct bxe_dma   rcq_dma;
547     union eth_rx_cqe *rcq_chain;
548
549     /* receive scatter/gather entry chain (for TPA) */
550     struct bxe_dma    rx_sge_dma;
551     struct eth_rx_sge *rx_sge_chain;
552
553     /* tx mbufs */
554     bus_dma_tag_t       tx_mbuf_tag;
555     struct bxe_sw_tx_bd tx_mbuf_chain[TX_BD_TOTAL];
556
557     /* rx mbufs */
558     bus_dma_tag_t       rx_mbuf_tag;
559     struct bxe_sw_rx_bd rx_mbuf_chain[RX_BD_TOTAL];
560     bus_dmamap_t        rx_mbuf_spare_map;
561
562     /* rx sge mbufs */
563     bus_dma_tag_t       rx_sge_mbuf_tag;
564     struct bxe_sw_rx_bd rx_sge_mbuf_chain[RX_SGE_TOTAL];
565     bus_dmamap_t        rx_sge_mbuf_spare_map;
566
567     /* rx tpa mbufs (use the larger size for TPA queue length) */
568     int                    tpa_enable; /* disabled per fastpath upon error */
569     struct bxe_sw_tpa_info rx_tpa_info[ETH_MAX_AGGREGATION_QUEUES_E1H_E2];
570     bus_dmamap_t           rx_tpa_info_mbuf_spare_map;
571     uint64_t               rx_tpa_queue_used;
572 #if 0
573     bus_dmamap_t      rx_tpa_mbuf_map[ETH_MAX_AGGREGATION_QUEUES_E1H_E2];
574     bus_dmamap_t      rx_tpa_mbuf_spare_map;
575     struct mbuf       *rx_tpa_mbuf_ptr[ETH_MAX_AGGREGATION_QUEUES_E1H_E2];
576     bus_dma_segment_t rx_tpa_mbuf_segs[ETH_MAX_AGGREGATION_QUEUES_E1H_E2];
577
578     uint8_t tpa_state[ETH_MAX_AGGREGATION_QUEUES_E1H_E2];
579 #endif
580
581     uint16_t *sb_index_values;
582     uint16_t *sb_running_index;
583     uint32_t ustorm_rx_prods_offset;
584
585     uint8_t igu_sb_id; /* status block number in HW */
586     uint8_t fw_sb_id;  /* status block number in FW */
587
588     uint32_t rx_buf_size;
589     int mbuf_alloc_size;
590
591     int state;
592 #define BXE_FP_STATE_CLOSED  0x01
593 #define BXE_FP_STATE_IRQ     0x02
594 #define BXE_FP_STATE_OPENING 0x04
595 #define BXE_FP_STATE_OPEN    0x08
596 #define BXE_FP_STATE_HALTING 0x10
597 #define BXE_FP_STATE_HALTED  0x20
598
599     /* reference back to this fastpath queue number */
600     uint8_t index; /* this is also the 'cid' */
601 #define FP_IDX(fp) (fp->index)
602
603 #warning "no interrupt taskqueue -- whatever that is"
604     /* interrupt taskqueue (fast) */
605   /*
606     struct task      tq_task;
607     struct taskqueue *tq;
608     char             tq_name[32];
609   */
610
611     /* ethernet client ID (each fastpath set of RX/TX/CQE is a client) */
612     uint8_t cl_id;
613 #define FP_CL_ID(fp) (fp->cl_id)
614     uint8_t cl_qzone_id;
615
616     uint16_t fp_hc_idx;
617
618     /* driver copy of the receive buffer descriptor prod/cons indices */
619     uint16_t rx_bd_prod;
620     uint16_t rx_bd_cons;
621
622     /* driver copy of the receive completion queue prod/cons indices */
623     uint16_t rx_cq_prod;
624     uint16_t rx_cq_cons;
625
626     union bxe_db_prod tx_db;
627
628     /* Transmit packet producer index (used in eth_tx_bd). */
629     uint16_t tx_pkt_prod;
630     uint16_t tx_pkt_cons;
631
632     /* Transmit buffer descriptor producer index. */
633     uint16_t tx_bd_prod;
634     uint16_t tx_bd_cons;
635
636 #if 0
637     /* status block number in hardware */
638     uint8_t sb_id;
639 #define FP_SB_ID(fp) (fp->sb_id)
640
641     /* driver copy of the fastpath CSTORM/USTORM indices */
642     uint16_t fp_c_idx;
643     uint16_t fp_u_idx;
644 #endif
645
646     uint64_t sge_mask[RX_SGE_MASK_LEN];
647     uint16_t rx_sge_prod;
648
649     struct tstorm_per_queue_stats old_tclient;
650     struct ustorm_per_queue_stats old_uclient;
651     struct xstorm_per_queue_stats old_xclient;
652     struct bxe_eth_q_stats        eth_q_stats;
653     struct bxe_eth_q_stats_old    eth_q_stats_old;
654
655     /* Pointer to the receive consumer in the status block */
656     uint16_t *rx_cq_cons_sb;
657
658     /* Pointer to the transmit consumer in the status block */
659     uint16_t *tx_cons_sb;
660
661     /* transmit timeout until chip reset */
662     int watchdog_timer;
663
664     /* Free/used buffer descriptor counters. */
665     //uint16_t used_tx_bd;
666
667     /* Last maximal completed SGE */
668     uint16_t last_max_sge;
669
670     //uint16_t rx_sge_free_idx;
671
672     //uint8_t segs;
673
674 #if __FreeBSD_version >= 800000
675 #define BXE_BR_SIZE 4096
676     struct buf_ring *tx_br;
677 #endif
678 }; /* struct bxe_fastpath */
679
680 /* sriov XXX */
681 #define BXE_MAX_NUM_OF_VFS 64
682 #define BXE_VF_CID_WND     0
683 #define BXE_CIDS_PER_VF    (1 << BXE_VF_CID_WND)
684 #define BXE_CLIENTS_PER_VF 1
685 #define BXE_FIRST_VF_CID   256
686 #define BXE_VF_CIDS        (BXE_MAX_NUM_OF_VFS * BXE_CIDS_PER_VF)
687 #define BXE_VF_ID_INVALID  0xFF
688 #define IS_SRIOV(sc) 0
689
690 #define GET_NUM_VFS_PER_PATH(sc) 0
691 #define GET_NUM_VFS_PER_PF(sc)   0
692
693 /* maximum number of fast-path interrupt contexts */
694 #define FP_SB_MAX_E1x 16
695 #define FP_SB_MAX_E2  HC_SB_MAX_SB_E2
696
697 #define MAX_CONTEXT 16 /* XXX taken from other fbsd source. */
698 union cdu_context {
699     struct eth_context eth;
700     char pad[1024];
701 };
702
703 /* CDU host DB constants */
704 #define CDU_ILT_PAGE_SZ_HW 2
705 #define CDU_ILT_PAGE_SZ    (8192 << CDU_ILT_PAGE_SZ_HW) /* 32K */
706 #define ILT_PAGE_CIDS      (CDU_ILT_PAGE_SZ / sizeof(union cdu_context))
707
708 #define CNIC_ISCSI_CID_MAX 256
709 #define CNIC_FCOE_CID_MAX  2048
710 #define CNIC_CID_MAX       (CNIC_ISCSI_CID_MAX + CNIC_FCOE_CID_MAX)
711 #define CNIC_ILT_LINES     DIV_ROUND_UP(CNIC_CID_MAX, ILT_PAGE_CIDS)
712
713 #define QM_ILT_PAGE_SZ_HW  0
714 #define QM_ILT_PAGE_SZ     (4096 << QM_ILT_PAGE_SZ_HW) /* 4K */
715 #define QM_CID_ROUND       1024
716
717 /* TM (timers) host DB constants */
718 #define TM_ILT_PAGE_SZ_HW  0
719 #define TM_ILT_PAGE_SZ     (4096 << TM_ILT_PAGE_SZ_HW) /* 4K */
720 /*#define TM_CONN_NUM        (CNIC_STARTING_CID+CNIC_ISCSI_CXT_MAX) */
721 #define TM_CONN_NUM        1024
722 #define TM_ILT_SZ          (8 * TM_CONN_NUM)
723 #define TM_ILT_LINES       DIV_ROUND_UP(TM_ILT_SZ, TM_ILT_PAGE_SZ)
724
725 /* SRC (Searcher) host DB constants */
726 #define SRC_ILT_PAGE_SZ_HW 0
727 #define SRC_ILT_PAGE_SZ    (4096 << SRC_ILT_PAGE_SZ_HW) /* 4K */
728 #define SRC_HASH_BITS      10
729 #define SRC_CONN_NUM       (1 << SRC_HASH_BITS) /* 1024 */
730 #define SRC_ILT_SZ         (sizeof(struct src_ent) * SRC_CONN_NUM)
731 #define SRC_T2_SZ          SRC_ILT_SZ
732 #define SRC_ILT_LINES      DIV_ROUND_UP(SRC_ILT_SZ, SRC_ILT_PAGE_SZ)
733
734 struct hw_context {
735     struct bxe_dma    vcxt_dma;
736     union cdu_context *vcxt;
737     //bus_addr_t        cxt_mapping;
738     size_t            size;
739 };
740
741 #define SM_RX_ID 0
742 #define SM_TX_ID 1
743
744 /* defines for multiple tx priority indices */
745 #define FIRST_TX_ONLY_COS_INDEX 1
746 #define FIRST_TX_COS_INDEX      0
747
748 #define CID_TO_FP(cid, sc) ((cid) % BXE_NUM_NON_CNIC_QUEUES(sc))
749
750 #define HC_INDEX_ETH_RX_CQ_CONS       1
751 #define HC_INDEX_OOO_TX_CQ_CONS       4
752 #define HC_INDEX_ETH_TX_CQ_CONS_COS0  5
753 #define HC_INDEX_ETH_TX_CQ_CONS_COS1  6
754 #define HC_INDEX_ETH_TX_CQ_CONS_COS2  7
755 #define HC_INDEX_ETH_FIRST_TX_CQ_CONS HC_INDEX_ETH_TX_CQ_CONS_COS0
756
757 /* congestion management fairness mode */
758 #define CMNG_FNS_NONE   0
759 #define CMNG_FNS_MINMAX 1
760
761 /* CMNG constants, as derived from system spec calculations */
762 /* default MIN rate in case VNIC min rate is configured to zero - 100Mbps */
763 #define DEF_MIN_RATE 100
764 /* resolution of the rate shaping timer - 400 usec */
765 #define RS_PERIODIC_TIMEOUT_USEC 400
766 /* number of bytes in single QM arbitration cycle -
767  * coefficient for calculating the fairness timer */
768 #define QM_ARB_BYTES 160000
769 /* resolution of Min algorithm 1:100 */
770 #define MIN_RES 100
771 /* how many bytes above threshold for the minimal credit of Min algorithm*/
772 #define MIN_ABOVE_THRESH 32768
773 /* fairness algorithm integration time coefficient -
774  * for calculating the actual Tfair */
775 #define T_FAIR_COEF ((MIN_ABOVE_THRESH + QM_ARB_BYTES) * 8 * MIN_RES)
776 /* memory of fairness algorithm - 2 cycles */
777 #define FAIR_MEM 2
778
779 #define HC_SEG_ACCESS_DEF   0 /* Driver decision 0-3 */
780 #define HC_SEG_ACCESS_ATTN  4
781 #define HC_SEG_ACCESS_NORM  0 /* Driver decision 0-1 */
782
783 /*
784  * The total number of L2 queues, MSIX vectors and HW contexts (CIDs) is
785  * control by the number of fast-path status blocks supported by the
786  * device (HW/FW). Each fast-path status block (FP-SB) aka non-default
787  * status block represents an independent interrupts context that can
788  * serve a regular L2 networking queue. However special L2 queues such
789  * as the FCoE queue do not require a FP-SB and other components like
790  * the CNIC may consume FP-SB reducing the number of possible L2 queues
791  *
792  * If the maximum number of FP-SB available is X then:
793  * a. If CNIC is supported it consumes 1 FP-SB thus the max number of
794  *    regular L2 queues is Y=X-1
795  * b. in MF mode the actual number of L2 queues is Y= (X-1/MF_factor)
796  * c. If the FCoE L2 queue is supported the actual number of L2 queues
797  *    is Y+1
798  * d. The number of irqs (MSIX vectors) is either Y+1 (one extra for
799  *    slow-path interrupts) or Y+2 if CNIC is supported (one additional
800  *    FP interrupt context for the CNIC).
801  * e. The number of HW context (CID count) is always X or X+1 if FCoE
802  *    L2 queue is supported. the cid for the FCoE L2 queue is always X.
803  *
804  * So this is quite simple for now as no ULPs are supported yet. :-)
805  */
806 #define BXE_NUM_QUEUES(sc)          ((sc)->num_queues)
807 #define BXE_NUM_ETH_QUEUES(sc)      BXE_NUM_QUEUES(sc)
808 #define BXE_NUM_NON_CNIC_QUEUES(sc) BXE_NUM_QUEUES(sc)
809 #define BXE_NUM_RX_QUEUES(sc)       BXE_NUM_QUEUES(sc)
810
811 #define FOR_EACH_QUEUE(sc, var)                          \
812     for ((var) = 0; (var) < BXE_NUM_QUEUES(sc); (var)++)
813
814 #define FOR_EACH_NONDEFAULT_QUEUE(sc, var)               \
815     for ((var) = 1; (var) < BXE_NUM_QUEUES(sc); (var)++)
816
817 #define FOR_EACH_ETH_QUEUE(sc, var)                          \
818     for ((var) = 0; (var) < BXE_NUM_ETH_QUEUES(sc); (var)++)
819
820 #define FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, var)               \
821     for ((var) = 1; (var) < BXE_NUM_ETH_QUEUES(sc); (var)++)
822
823 #define FOR_EACH_COS_IN_TX_QUEUE(sc, var)           \
824     for ((var) = 0; (var) < (sc)->max_cos; (var)++)
825
826 #define FOR_EACH_CNIC_QUEUE(sc, var)     \
827     for ((var) = BXE_NUM_ETH_QUEUES(sc); \
828          (var) < BXE_NUM_QUEUES(sc);     \
829          (var)++)
830
831 enum {
832     OOO_IDX_OFFSET,
833     FCOE_IDX_OFFSET,
834     FWD_IDX_OFFSET,
835 };
836
837 #define FCOE_IDX(sc)              (BXE_NUM_NON_CNIC_QUEUES(sc) + FCOE_IDX_OFFSET)
838 #define bxe_fcoe_fp(sc)           (&sc->fp[FCOE_IDX(sc)])
839 #define bxe_fcoe(sc, var)         (bxe_fcoe_fp(sc)->var)
840 #define bxe_fcoe_inner_sp_obj(sc) (&sc->sp_objs[FCOE_IDX(sc)])
841 #define bxe_fcoe_sp_obj(sc, var)  (bxe_fcoe_inner_sp_obj(sc)->var)
842 #define bxe_fcoe_tx(sc, var)      (bxe_fcoe_fp(sc)->txdata_ptr[FIRST_TX_COS_INDEX]->var)
843
844 #define OOO_IDX(sc)               (BXE_NUM_NON_CNIC_QUEUES(sc) + OOO_IDX_OFFSET)
845 #define bxe_ooo_fp(sc)            (&sc->fp[OOO_IDX(sc)])
846 #define bxe_ooo(sc, var)          (bxe_ooo_fp(sc)->var)
847 #define bxe_ooo_inner_sp_obj(sc)  (&sc->sp_objs[OOO_IDX(sc)])
848 #define bxe_ooo_sp_obj(sc, var)   (bxe_ooo_inner_sp_obj(sc)->var)
849
850 #define FWD_IDX(sc)               (BXE_NUM_NON_CNIC_QUEUES(sc) + FWD_IDX_OFFSET)
851 #define bxe_fwd_fp(sc)            (&sc->fp[FWD_IDX(sc)])
852 #define bxe_fwd(sc, var)          (bxe_fwd_fp(sc)->var)
853 #define bxe_fwd_inner_sp_obj(sc)  (&sc->sp_objs[FWD_IDX(sc)])
854 #define bxe_fwd_sp_obj(sc, var)   (bxe_fwd_inner_sp_obj(sc)->var)
855 #define bxe_fwd_txdata(fp)        (fp->txdata_ptr[FIRST_TX_COS_INDEX])
856
857 #define IS_ETH_FP(fp)    ((fp)->index < BXE_NUM_ETH_QUEUES((fp)->sc))
858 #define IS_FCOE_FP(fp)   ((fp)->index == FCOE_IDX((fp)->sc))
859 #define IS_FCOE_IDX(idx) ((idx) == FCOE_IDX(sc))
860 #define IS_FWD_FP(fp)    ((fp)->index == FWD_IDX((fp)->sc))
861 #define IS_FWD_IDX(idx)  ((idx) == FWD_IDX(sc))
862 #define IS_OOO_FP(fp)    ((fp)->index == OOO_IDX((fp)->sc))
863 #define IS_OOO_IDX(idx)  ((idx) == OOO_IDX(sc))
864
865 enum {
866     BXE_PORT_QUERY_IDX,
867     BXE_PF_QUERY_IDX,
868     BXE_FCOE_QUERY_IDX,
869     BXE_FIRST_QUEUE_QUERY_IDX,
870 };
871
872 struct bxe_fw_stats_req {
873     struct stats_query_header hdr;
874     struct stats_query_entry  query[FP_SB_MAX_E1x +
875                                     BXE_FIRST_QUEUE_QUERY_IDX];
876 };
877
878 struct bxe_fw_stats_data {
879     struct stats_counter          storm_counters;
880     struct per_port_stats         port;
881     struct per_pf_stats           pf;
882     //struct fcoe_statistics_params fcoe;
883     struct per_queue_stats        queue_stats[1];
884 };
885
886 /* IGU MSIX STATISTICS on 57712: 64 for VFs; 4 for PFs; 4 for Attentions */
887 #define BXE_IGU_STAS_MSG_VF_CNT 64
888 #define BXE_IGU_STAS_MSG_PF_CNT 4
889
890 #define MAX_DMAE_C 8
891
892 /*
893  * For the main interface up/down code paths, a not-so-fine-grained CORE
894  * mutex lock is used. Inside this code are various calls to kernel routines
895  * that can cause a sleep to occur. Namely memory allocations and taskqueue
896  * handling. If using an MTX lock we are *not* allowed to sleep but we can
897  * with an SX lock. This define forces the CORE lock to use and SX lock.
898  * Undefine this and an MTX lock will be used instead. Note that the IOCTL
899  * path can cause problems since it's called by a non-sleepable thread. To
900  * alleviate a potential sleep, any IOCTL processing that results in the
901  * chip/interface being started/stopped/reinitialized, the actual work is
902  * offloaded to a taskqueue.
903  */
904 //#define BXE_CORE_LOCK_SX
905 // For AKAROS, we don't have sx.
906 #undef BXE_CORE_LOCK_SX
907
908 /*
909  * This is the slowpath data structure. It is mapped into non-paged memory
910  * so that the hardware can access it's contents directly and must be page
911  * aligned.
912  */
913 struct bxe_slowpath {
914     /*
915      * The cdu_context array MUST be the first element in this
916      * structure. It is used during the leading edge ramrod
917      * operation.
918      */
919     union cdu_context context[MAX_CONTEXT];
920
921     /* Used as a DMA source for MAC configuration. */
922     struct mac_configuration_cmd    mac_config;
923     struct mac_configuration_cmd    mcast_config;
924
925     /* used by the DMAE command executer */
926     struct dmae_command dmae[MAX_DMAE_C];
927
928     /* statistics completion */
929     uint32_t stats_comp;
930
931     /* firmware defined statistics blocks */
932     union mac_stats        mac_stats;
933     struct nig_stats       nig_stats;
934     struct host_port_stats port_stats;
935     struct host_func_stats func_stats;
936     //struct host_func_stats func_stats_base;
937
938     /* DMAE completion value and data source/sink */
939     uint32_t wb_comp;
940     uint32_t wb_data[4];
941
942     union {
943         struct mac_configuration_cmd          e1x;
944         struct eth_classify_rules_ramrod_data e2;
945     } mac_rdata;
946
947     union {
948         struct tstorm_eth_mac_filter_config e1x;
949         struct eth_filter_rules_ramrod_data e2;
950     } rx_mode_rdata;
951
952     struct eth_rss_update_ramrod_data rss_rdata;
953
954     union {
955         struct mac_configuration_cmd           e1;
956         struct eth_multicast_rules_ramrod_data e2;
957     } mcast_rdata;
958
959     union {
960         struct function_start_data        func_start;
961         struct flow_control_configuration pfc_config; /* for DCBX ramrod */
962     } func_rdata;
963
964     /* Queue State related ramrods */
965     union {
966         struct client_init_ramrod_data   init_data;
967         struct client_update_ramrod_data update_data;
968     } q_rdata;
969
970     /*
971      * AFEX ramrod can not be a part of func_rdata union because these
972      * events might arrive in parallel to other events from func_rdata.
973      * If they were defined in the same union the data can get corrupted.
974      */
975     struct afex_vif_list_ramrod_data func_afex_rdata;
976
977     union drv_info_to_mcp drv_info_to_mcp;
978 }; /* struct bxe_slowpath */
979
980 /*
981  * Port specifc data structure.
982  */
983 struct bxe_port {
984     /*
985      * Port Management Function (for 57711E only).
986      * When this field is set the driver instance is
987      * responsible for managing port specifc
988      * configurations such as handling link attentions.
989      */
990     uint32_t pmf;
991
992     /* Ethernet maximum transmission unit. */
993     uint16_t ether_mtu;
994
995     uint32_t link_config[ELINK_LINK_CONFIG_SIZE];
996
997     uint32_t ext_phy_config;
998
999     /* Port feature config.*/
1000     uint32_t config;
1001
1002     /* Defines the features supported by the PHY. */
1003     uint32_t supported[ELINK_LINK_CONFIG_SIZE];
1004
1005     /* Defines the features advertised by the PHY. */
1006     uint32_t advertising[ELINK_LINK_CONFIG_SIZE];
1007 #define ADVERTISED_10baseT_Half    (1 << 1)
1008 #define ADVERTISED_10baseT_Full    (1 << 2)
1009 #define ADVERTISED_100baseT_Half   (1 << 3)
1010 #define ADVERTISED_100baseT_Full   (1 << 4)
1011 #define ADVERTISED_1000baseT_Half  (1 << 5)
1012 #define ADVERTISED_1000baseT_Full  (1 << 6)
1013 #define ADVERTISED_TP              (1 << 7)
1014 #define ADVERTISED_FIBRE           (1 << 8)
1015 #define ADVERTISED_Autoneg         (1 << 9)
1016 #define ADVERTISED_Asym_Pause      (1 << 10)
1017 #define ADVERTISED_Pause           (1 << 11)
1018 #define ADVERTISED_2500baseX_Full  (1 << 15)
1019 #define ADVERTISED_10000baseT_Full (1 << 16)
1020
1021     uint32_t    phy_addr;
1022
1023         qlock_t phy_mtx;
1024         char        phy_mtx_name[32];
1025
1026 #define BXE_PHY_LOCK(sc)          qlock(&sc->port.phy_mtx)
1027 #define BXE_PHY_UNLOCK(sc)        qunlock(&sc->port.phy_mtx)
1028 #define BXE_PHY_LOCK_ASSERT(sc)   mtx_assert(&sc->port.phy_mtx, MA_OWNED)
1029
1030     /*
1031      * MCP scratchpad address for port specific statistics.
1032      * The device is responsible for writing statistcss
1033      * back to the MCP for use with management firmware such
1034      * as UMP/NC-SI.
1035      */
1036     uint32_t port_stx;
1037
1038     struct nig_stats old_nig_stats;
1039 }; /* struct bxe_port */
1040
1041 struct bxe_mf_info {
1042     uint32_t mf_config[E1HVN_MAX];
1043
1044     uint32_t vnics_per_port;   /* 1, 2 or 4 */
1045     uint32_t multi_vnics_mode; /* can be set even if vnics_per_port = 1 */
1046     uint32_t path_has_ovlan;   /* MF mode in the path (can be different than the MF mode of the function */
1047
1048 #define IS_MULTI_VNIC(sc)  0 /*((sc)->devinfo.mf_info.multi_vnics_mode)*/
1049 #define VNICS_PER_PORT(sc) 1/*((sc)->devinfo.mf_info.vnics_per_port)*/
1050 #define VNICS_PER_PATH(sc) 1
1051   /*                                                        \
1052     ((sc)->devinfo.mf_info.vnics_per_port *                 \
1053      ((CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 1 ))
1054   */
1055
1056     uint8_t min_bw[MAX_VNIC_NUM];
1057     uint8_t max_bw[MAX_VNIC_NUM];
1058
1059     uint16_t ext_id; /* vnic outer vlan or VIF ID */
1060 #define VALID_OVLAN(ovlan) ((ovlan) <= 4096)
1061 #define INVALID_VIF_ID 0xFFFF
1062 #define OVLAN(sc) ((sc)->devinfo.mf_info.ext_id)
1063 #define VIF_ID(sc) ((sc)->devinfo.mf_info.ext_id)
1064
1065     uint16_t default_vlan;
1066 #define NIV_DEFAULT_VLAN(sc) ((sc)->devinfo.mf_info.default_vlan)
1067
1068     uint8_t niv_allowed_priorities;
1069 #define NIV_ALLOWED_PRIORITIES(sc) ((sc)->devinfo.mf_info.niv_allowed_priorities)
1070
1071     uint8_t niv_default_cos;
1072 #define NIV_DEFAULT_COS(sc) ((sc)->devinfo.mf_info.niv_default_cos)
1073
1074     uint8_t niv_mba_enabled;
1075
1076     enum mf_cfg_afex_vlan_mode afex_vlan_mode;
1077 #define AFEX_VLAN_MODE(sc) ((sc)->devinfo.mf_info.afex_vlan_mode)
1078     int                        afex_def_vlan_tag;
1079     uint32_t                   pending_max;
1080
1081     uint16_t flags;
1082 #define MF_INFO_VALID_MAC       0x0001
1083
1084     uint8_t mf_mode; /* Switch-Dependent or Switch-Independent */
1085 #define IS_MF(sc)                        \
1086     (IS_MULTI_VNIC(sc) &&                \
1087      ((sc)->devinfo.mf_info.mf_mode != 0))
1088 #define IS_MF_SD(sc)                                     \
1089     (IS_MULTI_VNIC(sc) &&                                \
1090      ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD))
1091 #define IS_MF_SI(sc)                                     \
1092     (IS_MULTI_VNIC(sc) &&                                \
1093      ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI))
1094 #define IS_MF_AFEX(sc)                              \
1095     (IS_MULTI_VNIC(sc) &&                           \
1096      ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX))
1097 #define IS_MF_SD_MODE(sc)   IS_MF_SD(sc)
1098 #define IS_MF_SI_MODE(sc)   IS_MF_SI(sc)
1099 #define IS_MF_AFEX_MODE(sc) IS_MF_AFEX(sc)
1100
1101     uint32_t mf_protos_supported;
1102     #define MF_PROTO_SUPPORT_ETHERNET 0x1
1103     #define MF_PROTO_SUPPORT_ISCSI    0x2
1104     #define MF_PROTO_SUPPORT_FCOE     0x4
1105 }; /* struct bxe_mf_info */
1106
1107 /* Device information data structure. */
1108 struct bxe_devinfo {
1109     /* PCIe info */
1110     uint16_t vendor_id;
1111     uint16_t device_id;
1112     uint16_t subvendor_id;
1113     uint16_t subdevice_id;
1114
1115     /*
1116      * chip_id = 0b'CCCCCCCCCCCCCCCCRRRRMMMMMMMMBBBB'
1117      *   C = Chip Number   (bits 16-31)
1118      *   R = Chip Revision (bits 12-15)
1119      *   M = Chip Metal    (bits 4-11)
1120      *   B = Chip Bond ID  (bits 0-3)
1121      */
1122     uint32_t chip_id;
1123 #define CHIP_ID(sc)           0 /*((sc)->devinfo.chip_id & 0xffff0000)*/
1124 #define CHIP_NUM(sc)          0 /*((sc)->devinfo.chip_id >> 16)*/
1125 /* device ids */
1126 #define CHIP_NUM_57710        0x164e
1127 #define CHIP_NUM_57711        0x164f
1128 #define CHIP_NUM_57711E       0x1650
1129 #define CHIP_NUM_57712        0x1662
1130 #define CHIP_NUM_57712_MF     0x1663
1131 #define CHIP_NUM_57712_VF     0x166f
1132 #define CHIP_NUM_57800        0x168a
1133 #define CHIP_NUM_57800_MF     0x16a5
1134 #define CHIP_NUM_57800_VF     0x16a9
1135 #define CHIP_NUM_57810        0x168e
1136 #define CHIP_NUM_57810_MF     0x16ae
1137 #define CHIP_NUM_57810_VF     0x16af
1138 #define CHIP_NUM_57811        0x163d
1139 #define CHIP_NUM_57811_MF     0x163e
1140 #define CHIP_NUM_57811_VF     0x163f
1141 #define CHIP_NUM_57840_OBS    0x168d
1142 #define CHIP_NUM_57840_OBS_MF 0x16ab
1143 #define CHIP_NUM_57840_4_10   0x16a1
1144 #define CHIP_NUM_57840_2_20   0x16a2
1145 #define CHIP_NUM_57840_MF     0x16a4
1146 #define CHIP_NUM_57840_VF     0x16ad
1147
1148 #define CHIP_REV_SHIFT      12
1149 #define CHIP_REV_MASK       (0xF << CHIP_REV_SHIFT)
1150 #define CHIP_REV(sc)        ((sc)->devinfo.chip_id & CHIP_REV_MASK)
1151
1152 #define CHIP_REV_Ax         (0x0 << CHIP_REV_SHIFT)
1153 #define CHIP_REV_Bx         (0x1 << CHIP_REV_SHIFT)
1154 #define CHIP_REV_Cx         (0x2 << CHIP_REV_SHIFT)
1155
1156 #define CHIP_REV_IS_SLOW(sc)    \
1157     (CHIP_REV(sc) > 0x00005000)
1158 #define CHIP_REV_IS_FPGA(sc)                              \
1159     (CHIP_REV_IS_SLOW(sc) && (CHIP_REV(sc) & 0x00001000))
1160 #define CHIP_REV_IS_EMUL(sc)                               \
1161     (CHIP_REV_IS_SLOW(sc) && !(CHIP_REV(sc) & 0x00001000))
1162 #define CHIP_REV_IS_ASIC(sc) \
1163     (!CHIP_REV_IS_SLOW(sc))
1164
1165 #define CHIP_METAL(sc)      ((sc->devinfo.chip_id) & 0x00000ff0)
1166 #define CHIP_BOND_ID(sc)    ((sc->devinfo.chip_id) & 0x0000000f)
1167
1168 #define CHIP_IS_E1(sc)      (CHIP_NUM(sc) == CHIP_NUM_57710)
1169 #define CHIP_IS_57710(sc)   (CHIP_NUM(sc) == CHIP_NUM_57710)
1170 #define CHIP_IS_57711(sc)   (CHIP_NUM(sc) == CHIP_NUM_57711)
1171 #define CHIP_IS_57711E(sc)  (CHIP_NUM(sc) == CHIP_NUM_57711E)
1172 #define CHIP_IS_E1H(sc)     ((CHIP_IS_57711(sc)) || \
1173                              (CHIP_IS_57711E(sc)))
1174 #define CHIP_IS_E1x(sc)     (CHIP_IS_E1((sc)) || \
1175                              CHIP_IS_E1H((sc)))
1176
1177 #define CHIP_IS_57712(sc)    (CHIP_NUM(sc) == CHIP_NUM_57712)
1178 #define CHIP_IS_57712_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57712_MF)
1179 #define CHIP_IS_57712_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57712_VF)
1180 #define CHIP_IS_E2(sc)       (CHIP_IS_57712(sc) ||  \
1181                               CHIP_IS_57712_MF(sc))
1182
1183 #define CHIP_IS_57800(sc)    (CHIP_NUM(sc) == CHIP_NUM_57800)
1184 #define CHIP_IS_57800_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57800_MF)
1185 #define CHIP_IS_57800_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57800_VF)
1186 #define CHIP_IS_57810(sc)    (CHIP_NUM(sc) == CHIP_NUM_57810)
1187 #define CHIP_IS_57810_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57810_MF)
1188 #define CHIP_IS_57810_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57810_VF)
1189 #define CHIP_IS_57811(sc)    (CHIP_NUM(sc) == CHIP_NUM_57811)
1190 #define CHIP_IS_57811_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57811_MF)
1191 #define CHIP_IS_57811_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57811_VF)
1192 #define CHIP_IS_57840(sc)    ((CHIP_NUM(sc) == CHIP_NUM_57840_OBS)  || \
1193                               (CHIP_NUM(sc) == CHIP_NUM_57840_4_10) || \
1194                               (CHIP_NUM(sc) == CHIP_NUM_57840_2_20))
1195 #define CHIP_IS_57840_MF(sc) ((CHIP_NUM(sc) == CHIP_NUM_57840_OBS_MF) || \
1196                               (CHIP_NUM(sc) == CHIP_NUM_57840_MF))
1197 #define CHIP_IS_57840_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57840_VF)
1198
1199 #define CHIP_IS_E3(sc)      (CHIP_IS_57800(sc)    || \
1200                              CHIP_IS_57800_MF(sc) || \
1201                              CHIP_IS_57800_VF(sc) || \
1202                              CHIP_IS_57810(sc)    || \
1203                              CHIP_IS_57810_MF(sc) || \
1204                              CHIP_IS_57810_VF(sc) || \
1205                              CHIP_IS_57811(sc)    || \
1206                              CHIP_IS_57811_MF(sc) || \
1207                              CHIP_IS_57811_VF(sc) || \
1208                              CHIP_IS_57840(sc)    || \
1209                              CHIP_IS_57840_MF(sc) || \
1210                              CHIP_IS_57840_VF(sc))
1211 #define CHIP_IS_E3A0(sc)    (CHIP_IS_E3(sc) &&              \
1212                              (CHIP_REV(sc) == CHIP_REV_Ax))
1213 #define CHIP_IS_E3B0(sc)    (CHIP_IS_E3(sc) &&              \
1214                              (CHIP_REV(sc) == CHIP_REV_Bx))
1215
1216 #define USES_WARPCORE(sc)   (CHIP_IS_E3(sc))
1217 #define CHIP_IS_E2E3(sc)    (CHIP_IS_E2(sc) || \
1218                              CHIP_IS_E3(sc))
1219
1220 #define CHIP_IS_MF_CAP(sc)  (CHIP_IS_57711E(sc)  ||  \
1221                              CHIP_IS_57712_MF(sc) || \
1222                              CHIP_IS_E3(sc))
1223
1224 #define IS_VF(sc)           (CHIP_IS_57712_VF(sc) || \
1225                              CHIP_IS_57800_VF(sc) || \
1226                              CHIP_IS_57810_VF(sc) || \
1227                              CHIP_IS_57840_VF(sc))
1228 #define IS_PF(sc)           (!IS_VF(sc))
1229
1230 /*
1231  * This define is used in two main places:
1232  * 1. In the early stages of nic_load, to know if to configure Parser/Searcher
1233  * to nic-only mode or to offload mode. Offload mode is configured if either
1234  * the chip is E1x (where NIC_MODE register is not applicable), or if cnic
1235  * already registered for this port (which means that the user wants storage
1236  * services).
1237  * 2. During cnic-related load, to know if offload mode is already configured
1238  * in the HW or needs to be configrued. Since the transition from nic-mode to
1239  * offload-mode in HW causes traffic coruption, nic-mode is configured only
1240  * in ports on which storage services where never requested.
1241  */
1242 #define CONFIGURE_NIC_MODE(sc) (!CHIP_IS_E1x(sc) && !CNIC_ENABLED(sc))
1243
1244     uint8_t  chip_port_mode;
1245 #define CHIP_4_PORT_MODE        0x0
1246 #define CHIP_2_PORT_MODE        0x1
1247 #define CHIP_PORT_MODE_NONE     0x2
1248 #define CHIP_PORT_MODE(sc)      ((sc)->devinfo.chip_port_mode)
1249 #define CHIP_IS_MODE_4_PORT(sc) (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE)
1250
1251     uint8_t int_block;
1252 #define INT_BLOCK_HC            0
1253 #define INT_BLOCK_IGU           1
1254 #define INT_BLOCK_MODE_NORMAL   0
1255 #define INT_BLOCK_MODE_BW_COMP  2
1256 #define CHIP_INT_MODE_IS_NBC(sc)                          \
1257     (!CHIP_IS_E1x(sc) &&                                  \
1258      !((sc)->devinfo.int_block & INT_BLOCK_MODE_BW_COMP))
1259 #define CHIP_INT_MODE_IS_BC(sc) (!CHIP_INT_MODE_IS_NBC(sc))
1260
1261     uint32_t shmem_base;
1262     uint32_t shmem2_base;
1263     uint32_t bc_ver;
1264     char bc_ver_str[32];
1265     uint32_t mf_cfg_base; /* bootcode shmem address in BAR memory */
1266   struct bxe_mf_info mf_info;
1267
1268     int flash_size;
1269 #define NVRAM_1MB_SIZE      0x20000
1270 #define NVRAM_TIMEOUT_COUNT 30000
1271 #define NVRAM_PAGE_SIZE     256
1272
1273     /* PCIe capability information */
1274     uint32_t pcie_cap_flags;
1275 #define BXE_PM_CAPABLE_FLAG     0x00000001
1276 #define BXE_PCIE_CAPABLE_FLAG   0x00000002
1277 #define BXE_MSI_CAPABLE_FLAG    0x00000004
1278 #define BXE_MSIX_CAPABLE_FLAG   0x00000008
1279     uint16_t pcie_pm_cap_reg;
1280     uint16_t pcie_pcie_cap_reg;
1281     //uint16_t pcie_devctl;
1282     uint16_t pcie_link_width;
1283     uint16_t pcie_link_speed;
1284     uint16_t pcie_msi_cap_reg;
1285     uint16_t pcie_msix_cap_reg;
1286
1287     /* device configuration read from bootcode shared memory */
1288     uint32_t hw_config;
1289     uint32_t hw_config2;
1290 }; /* struct bxe_devinfo */
1291
1292 struct bxe_sp_objs {
1293     struct ecore_vlan_mac_obj mac_obj; /* MACs object */
1294     struct ecore_queue_sp_obj q_obj; /* Queue State object */
1295 }; /* struct bxe_sp_objs */
1296
1297 /*
1298  * Data that will be used to create a link report message. We will keep the
1299  * data used for the last link report in order to prevent reporting the same
1300  * link parameters twice.
1301  */
1302 struct bxe_link_report_data {
1303     uint16_t      line_speed;        /* Effective line speed */
1304     unsigned long link_report_flags; /* BXE_LINK_REPORT_XXX flags */
1305 };
1306 enum {
1307     BXE_LINK_REPORT_FULL_DUPLEX,
1308     BXE_LINK_REPORT_LINK_DOWN,
1309     BXE_LINK_REPORT_RX_FC_ON,
1310     BXE_LINK_REPORT_TX_FC_ON
1311 };
1312
1313 /* Top level device private data structure. */
1314
1315 struct bxe_adapter {
1316         /*
1317          * First entry must be a pointer to the BSD ifnet struct which
1318          * has a first element of 'void *if_softc' (which is us). XXX
1319          */
1320         if_t        ifp;
1321         /* OS defined structs */
1322         struct net_device *netdev;
1323         struct pci_device *pcidev;
1324         /* commonly used Plan 9 driver struct members. */
1325         struct ether                            *edev;
1326
1327         bool                                            active;
1328         void                                            *mmio;
1329         spinlock_t                                      imlock;                         /* interrupt mask lock */
1330         spinlock_t                                      tlock;                          /* transmit lock */
1331         qlock_t                                         slock;                          /* stats */
1332         qlock_t                                         alock;                          /* attach */
1333         struct rendez                           rrendez;                        /* rproc rendez */
1334 #define Nstatistics 2
1335         unsigned int                            statistics[Nstatistics];
1336
1337         //struct net_device_stats net_stats;
1338 #warning "no ifmedia. "
1339         // struct ifmedia  ifmedia; /* network interface media structure */
1340         int             media;
1341         
1342         int             state; /* device state */
1343 #define BXE_STATE_CLOSED                 0x0000
1344 #define BXE_STATE_OPENING_WAITING_LOAD   0x1000
1345 #define BXE_STATE_OPENING_WAITING_PORT   0x2000
1346 #define BXE_STATE_OPEN                   0x3000
1347 #define BXE_STATE_CLOSING_WAITING_HALT   0x4000
1348 #define BXE_STATE_CLOSING_WAITING_DELETE 0x5000
1349 #define BXE_STATE_CLOSING_WAITING_UNLOAD 0x6000
1350 #define BXE_STATE_DISABLED               0xD000
1351 #define BXE_STATE_DIAG                   0xE000
1352 #define BXE_STATE_ERROR                  0xF000
1353         
1354         int flags;
1355 #define BXE_ONE_PORT_FLAG    0x00000001
1356 #define BXE_NO_ISCSI         0x00000002
1357 #define BXE_NO_FCOE          0x00000004
1358 #define BXE_ONE_PORT(sc)     (sc->flags & BXE_ONE_PORT_FLAG)
1359 //#define BXE_NO_WOL_FLAG      0x00000008
1360 //#define BXE_USING_DAC_FLAG   0x00000010
1361 //#define BXE_USING_MSIX_FLAG  0x00000020
1362 //#define BXE_USING_MSI_FLAG   0x00000040
1363 //#define BXE_DISABLE_MSI_FLAG 0x00000080
1364 #define BXE_NO_MCP_FLAG      0x00000200
1365 #define BXE_NOMCP(sc)        (sc->flags & BXE_NO_MCP_FLAG)
1366 //#define BXE_SAFC_TX_FLAG     0x00000400
1367 #define BXE_MF_FUNC_DIS      0x00000800
1368 #define BXE_TX_SWITCHING     0x00001000
1369         
1370         unsigned long debug; /* per-instance debug logging config */
1371         
1372 #define MAX_BARS 5
1373         struct bxe_bar bar[MAX_BARS]; /* map BARs 0, 2, 4 */
1374         
1375         uint16_t doorbell_size;
1376         
1377 #warning "no timer callout"
1378         /* periodic timer callout */
1379 #define PERIODIC_STOP 0
1380 #define PERIODIC_GO   1
1381         atomic_t periodic_flags;
1382         //      struct callout         periodic_callout;
1383         /* chip start/stop/reset taskqueue */
1384 #define CHIP_TQ_NONE   0
1385 #define CHIP_TQ_START  1
1386 #define CHIP_TQ_STOP   2
1387 #define CHIP_TQ_REINIT 3
1388         atomic_t chip_tq_flags;
1389 #warning "no chip_tq_task or other tasks from here on down"
1390 #if 0
1391         struct task            chip_tq_task;
1392         struct taskqueue       *chip_tq;
1393         char                   chip_tq_name[32];
1394         
1395         /* slowpath interrupt taskqueue */
1396         struct task      sp_tq_task;
1397         struct taskqueue *sp_tq;
1398         char             sp_tq_name[32];
1399         
1400         /* set rx_mode asynchronous taskqueue */
1401         struct task      rx_mode_tq_task;
1402         struct taskqueue *rx_mode_tq;
1403         char             rx_mode_tq_name[32];
1404 #endif  
1405         struct bxe_fastpath fp[MAX_RSS_CHAINS];
1406         struct bxe_sp_objs  sp_objs[MAX_RSS_CHAINS];
1407         
1408
1409         uint8_t  unit; /* driver instance number */
1410         
1411         int pcie_bus;    /* PCIe bus number */
1412         int pcie_device; /* PCIe device/slot number */
1413         int pcie_func;   /* PCIe function number */
1414         
1415         uint8_t pfunc_rel; /* function relative */
1416         uint8_t pfunc_abs; /* function absolute */
1417         uint8_t path_id;   /* function absolute */
1418 #define SC_PATH(sc)     (sc->path_id)
1419 #define SC_PORT(sc)     (sc->pfunc_rel & 1)
1420 #define SC_FUNC(sc)     (sc->pfunc_rel)
1421 #define SC_ABS_FUNC(sc) (sc->pfunc_abs)
1422 #define SC_VN(sc)       (sc->pfunc_rel >> 1)
1423 #define SC_L_ID(sc)     (SC_VN(sc) << 2)
1424 #define PORT_ID(sc)     SC_PORT(sc)
1425 #define PATH_ID(sc)     SC_PATH(sc)
1426 #define VNIC_ID(sc)     SC_VN(sc)
1427 #define FUNC_ID(sc)     SC_FUNC(sc)
1428 #define ABS_FUNC_ID(sc) SC_ABS_FUNC(sc)
1429 #define SC_FW_MB_IDX_VN(sc, vn)                                \
1430     (SC_PORT(sc) + (vn) *                                      \
1431      ((CHIP_IS_E1x(sc) || (CHIP_IS_MODE_4_PORT(sc))) ? 2 : 1))
1432
1433 #define SC_FW_MB_IDX(sc) SC_FW_MB_IDX_VN(sc, SC_VN(sc))
1434         
1435         int if_capen; /* enabled interface capabilities */
1436         
1437         struct bxe_devinfo devinfo;
1438         char fw_ver_str[32];
1439         char mf_mode_str[32];
1440         char pci_link_str[32];
1441         const struct iro *iro_array;
1442         
1443 #ifdef BXE_CORE_LOCK_SX
1444         struct sx      core_sx;
1445         char           core_sx_name[32];
1446 #else
1447         qlock_t     core_mtx;
1448         char           core_mtx_name[32];
1449 #endif
1450         qlock_t     sp_mtx;
1451         char           sp_mtx_name[32];
1452         qlock_t     dmae_mtx;
1453         char           dmae_mtx_name[32];
1454         qlock_t     fwmb_mtx;
1455         char           fwmb_mtx_name[32];
1456         qlock_t     print_mtx;
1457         char           print_mtx_name[32];
1458         qlock_t     stats_mtx;
1459         char           stats_mtx_name[32];
1460         qlock_t     mcast_mtx;
1461         char           mcast_mtx_name[32];
1462         
1463 #ifdef BXE_CORE_LOCK_SX
1464 #define BXE_CORE_TRYLOCK(sc)      sx_try_xlock(&sc->core_sx)
1465 #define BXE_CORE_LOCK(sc)         sx_xlock(&sc->core_sx)
1466 #define BXE_CORE_UNLOCK(sc)       sx_xunlock(&sc->core_sx)
1467 #define BXE_CORE_LOCK_ASSERT(sc)  sx_assert(&sc->core_sx, SA_XLOCKED)
1468 #else
1469 #define BXE_CORE_TRYLOCK(sc)      canqlock(&sc->core_mtx)
1470 #define BXE_CORE_LOCK(sc)         qlock(&sc->core_mtx)
1471 #define BXE_CORE_UNLOCK(sc)       qunlock(&sc->core_mtx)
1472 #define BXE_CORE_LOCK_ASSERT(sc)  mtx_assert(&sc->core_mtx, MA_OWNED)
1473 #endif
1474
1475 #define BXE_SP_LOCK(sc)           qlock(&sc->sp_mtx)
1476 #define BXE_SP_UNLOCK(sc)         qunlock(&sc->sp_mtx)
1477 #define BXE_SP_LOCK_ASSERT(sc)    mtx_assert(&sc->sp_mtx, MA_OWNED)
1478
1479 #define BXE_DMAE_LOCK(sc)         qlock(&sc->dmae_mtx)
1480 #define BXE_DMAE_UNLOCK(sc)       qunlock(&sc->dmae_mtx)
1481 #define BXE_DMAE_LOCK_ASSERT(sc)  mtx_assert(&sc->dmae_mtx, MA_OWNED)
1482
1483 #define BXE_FWMB_LOCK(sc)         qlock(&sc->fwmb_mtx)
1484 #define BXE_FWMB_UNLOCK(sc)       qunlock(&sc->fwmb_mtx)
1485 #define BXE_FWMB_LOCK_ASSERT(sc)  mtx_assert(&sc->fwmb_mtx, MA_OWNED)
1486
1487 #define BXE_PRINT_LOCK(sc)        qlock(&sc->print_mtx)
1488 #define BXE_PRINT_UNLOCK(sc)      qunlock(&sc->print_mtx)
1489 #define BXE_PRINT_LOCK_ASSERT(sc) mtx_assert(&sc->print_mtx, MA_OWNED)
1490
1491 #define BXE_STATS_LOCK(sc)        qlock(&sc->stats_mtx)
1492 #define BXE_STATS_UNLOCK(sc)      qunlock(&sc->stats_mtx)
1493 #define BXE_STATS_LOCK_ASSERT(sc) mtx_assert(&sc->stats_mtx, MA_OWNED)
1494
1495 #warning "find outwhat IF_ADDR_LOCK is"
1496 #define BXE_MCAST_LOCK(sc)        \
1497     do {                          \
1498             /*IF_ADDR_LOCK(sc->ifp);*/          \
1499     } while (0)
1500 #define BXE_MCAST_LOCK_ASSERT(sc) mtx_assert(&sc->mcast_mtx, MA_OWNED)
1501         
1502         int dmae_ready;
1503 #define DMAE_READY(sc) (sc->dmae_ready)
1504         
1505         struct ecore_credit_pool_obj vlans_pool;
1506         struct ecore_credit_pool_obj macs_pool;
1507         struct ecore_rx_mode_obj     rx_mode_obj;
1508         struct ecore_mcast_obj       mcast_obj;
1509         struct ecore_rss_config_obj  rss_conf_obj;
1510         struct ecore_func_sp_obj     func_obj;
1511
1512         uint16_t fw_seq;
1513         uint16_t fw_drv_pulse_wr_seq;
1514         uint32_t func_stx;
1515         
1516         struct elink_params         link_params;
1517         struct elink_vars           link_vars;
1518         uint32_t                    link_cnt;
1519         struct bxe_link_report_data last_reported_link;
1520         char mac_addr_str[32];
1521         
1522         int last_reported_link_state;
1523         
1524         int tx_ring_size;
1525         int rx_ring_size;
1526         int wol;
1527         
1528         int is_leader;
1529         int recovery_state;
1530 #define BXE_RECOVERY_DONE        1
1531 #define BXE_RECOVERY_INIT        2
1532 #define BXE_RECOVERY_WAIT        3
1533 #define BXE_RECOVERY_FAILED      4
1534 #define BXE_RECOVERY_NIC_LOADING 5
1535         
1536         uint32_t rx_mode;
1537 #define BXE_RX_MODE_NONE     0
1538 #define BXE_RX_MODE_NORMAL   1
1539 #define BXE_RX_MODE_ALLMULTI 2
1540 #define BXE_RX_MODE_PROMISC  3
1541 #define BXE_MAX_MULTICAST    64
1542         
1543         struct bxe_port port;
1544         
1545         struct cmng_init cmng;
1546         
1547         /* user configs */
1548         int      num_queues;
1549         int      max_rx_bufs;
1550         int      hc_rx_ticks;
1551         int      hc_tx_ticks;
1552         int      rx_budget;
1553         int      max_aggregation_size;
1554         int      mrrs;
1555         int      autogreeen;
1556 #define AUTO_GREEN_HW_DEFAULT 0
1557 #define AUTO_GREEN_FORCE_ON   1
1558 #define AUTO_GREEN_FORCE_OFF  2
1559         int      interrupt_mode;
1560 #define INTR_MODE_INTX 0
1561 #define INTR_MODE_MSI  1
1562 #define INTR_MODE_MSIX 2
1563         int      udp_rss;
1564         
1565         /* interrupt allocations */
1566         struct bxe_intr intr[MAX_RSS_CHAINS+1];
1567         int             intr_count;
1568         uint8_t         igu_dsb_id;
1569         uint8_t         igu_base_sb;
1570         uint8_t         igu_sb_cnt;
1571         //uint8_t         min_msix_vec_cnt;
1572         uint32_t        igu_base_addr;
1573         //bus_addr_t      def_status_blk_mapping;
1574         uint8_t         base_fw_ndsb;
1575 #define DEF_SB_IGU_ID 16
1576 #define DEF_SB_ID     HC_SP_SB_ID
1577         
1578         /* parent bus DMA tag  */
1579         bus_dma_tag_t parent_dma_tag;
1580         
1581         /* default status block */
1582         struct bxe_dma              def_sb_dma;
1583         struct host_sp_status_block *def_sb;
1584         uint16_t                    def_idx;
1585         uint16_t                    def_att_idx;
1586         uint32_t                    attn_state;
1587         struct attn_route           attn_group[MAX_DYNAMIC_ATTN_GRPS];
1588         
1589 /* general SP events - stats query, cfc delete, etc */
1590 #define HC_SP_INDEX_ETH_DEF_CONS         3
1591 /* EQ completions */
1592 #define HC_SP_INDEX_EQ_CONS              7
1593 /* FCoE L2 connection completions */
1594 #define HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS  6
1595 #define HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS  4
1596 /* iSCSI L2 */
1597 #define HC_SP_INDEX_ETH_ISCSI_CQ_CONS    5
1598 #define HC_SP_INDEX_ETH_ISCSI_RX_CQ_CONS 1
1599
1600         /* event queue */
1601         struct bxe_dma        eq_dma;
1602         union event_ring_elem *eq;
1603         uint16_t              eq_prod;
1604         uint16_t              eq_cons;
1605         uint16_t              *eq_cons_sb;
1606 #define NUM_EQ_PAGES     1 /* must be a power of 2 */
1607 #define EQ_DESC_CNT_PAGE (BCM_PAGE_SIZE / sizeof(union event_ring_elem))
1608 #define EQ_DESC_MAX_PAGE (EQ_DESC_CNT_PAGE - 1)
1609 #define NUM_EQ_DESC      (EQ_DESC_CNT_PAGE * NUM_EQ_PAGES)
1610 #define EQ_DESC_MASK     (NUM_EQ_DESC - 1)
1611 #define MAX_EQ_AVAIL     (EQ_DESC_MAX_PAGE * NUM_EQ_PAGES - 2)
1612 /* depends on EQ_DESC_CNT_PAGE being a power of 2 */
1613 #define NEXT_EQ_IDX(x)                                      \
1614     ((((x) & EQ_DESC_MAX_PAGE) == (EQ_DESC_MAX_PAGE - 1)) ? \
1615          ((x) + 2) : ((x) + 1))
1616 /* depends on the above and on NUM_EQ_PAGES being a power of 2 */
1617 #define EQ_DESC(x) ((x) & EQ_DESC_MASK)
1618
1619     /* slow path */
1620         struct bxe_dma      sp_dma;
1621         struct bxe_slowpath *sp;
1622         atomic_t       sp_state;
1623         
1624         /* slow path queue */
1625         struct bxe_dma spq_dma;
1626 struct eth_spe *spq;
1627 #define SP_DESC_CNT     (BCM_PAGE_SIZE / sizeof(struct eth_spe))
1628 #define MAX_SP_DESC_CNT (SP_DESC_CNT - 1)
1629 #define MAX_SPQ_PENDING 8
1630         
1631         uint16_t       spq_prod_idx;
1632         struct eth_spe *spq_prod_bd;
1633         struct eth_spe *spq_last_bd;
1634         uint16_t       *dsb_sp_prod;
1635         uint16_t       *spq_hw_con;
1636         uint16_t       spq_left;
1637         
1638         atomic_t eq_spq_left; /* COMMON_xxx ramrod credit */
1639         atomic_t cq_spq_left; /* ETH_xxx ramrod credit */
1640         
1641         /* fw decompression buffer */
1642         struct bxe_dma gz_buf_dma;
1643         void           *gz_buf;
1644         //    z_streamp      gz_strm;
1645         uint32_t       gz_outlen;
1646 #define GUNZIP_BUF(sc)    (sc->gz_buf)
1647 #define GUNZIP_OUTLEN(sc) (sc->gz_outlen)
1648 #define GUNZIP_PHYS(sc)   (sc->gz_buf_dma.paddr)
1649 #define FW_BUF_SIZE       0x40000
1650         
1651         const struct raw_op *init_ops;
1652         const uint16_t *init_ops_offsets; /* init block offsets inside init_ops */
1653         const uint32_t *init_data;        /* data blob, 32 bit granularity */
1654         uint32_t       init_mode_flags;
1655 #define INIT_MODE_FLAGS(sc) (sc->init_mode_flags)
1656         /* PRAM blobs - raw data */
1657         const uint8_t *tsem_int_table_data;
1658         const uint8_t *tsem_pram_data;
1659         const uint8_t *usem_int_table_data;
1660         const uint8_t *usem_pram_data;
1661         const uint8_t *xsem_int_table_data;
1662         const uint8_t *xsem_pram_data;
1663         const uint8_t *csem_int_table_data;
1664         const uint8_t *csem_pram_data;
1665 #define INIT_OPS(sc)                 (sc->init_ops)
1666 #define INIT_OPS_OFFSETS(sc)         (sc->init_ops_offsets)
1667 #define INIT_DATA(sc)                (sc->init_data)
1668 #define INIT_TSEM_INT_TABLE_DATA(sc) (sc->tsem_int_table_data)
1669 #define INIT_TSEM_PRAM_DATA(sc)      (sc->tsem_pram_data)
1670 #define INIT_USEM_INT_TABLE_DATA(sc) (sc->usem_int_table_data)
1671 #define INIT_USEM_PRAM_DATA(sc)      (sc->usem_pram_data)
1672 #define INIT_XSEM_INT_TABLE_DATA(sc) (sc->xsem_int_table_data)
1673 #define INIT_XSEM_PRAM_DATA(sc)      (sc->xsem_pram_data)
1674 #define INIT_CSEM_INT_TABLE_DATA(sc) (sc->csem_int_table_data)
1675 #define INIT_CSEM_PRAM_DATA(sc)      (sc->csem_pram_data)
1676
1677         /* ILT
1678          * For max 196 cids (64*3 + non-eth), 32KB ILT page size and 1KB
1679          * context size we need 8 ILT entries.
1680          */
1681 #define ILT_MAX_L2_LINES 8
1682         //    struct hw_context context[ILT_MAX_L2_LINES];
1683         struct ecore_ilt *ilt;
1684 #define ILT_MAX_LINES 256
1685         
1686 /* max supported number of RSS queues: IGU SBs minus one for CNIC */
1687 #define BXE_MAX_RSS_COUNT(sc) ((sc)->igu_sb_cnt - CNIC_SUPPORT(sc))
1688 /* max CID count: Max RSS * Max_Tx_Multi_Cos + FCoE + iSCSI */
1689 #if 1
1690 #define BXE_L2_MAX_CID(sc)                                              \
1691         (BXE_MAX_RSS_COUNT(sc) * ECORE_MULTI_TX_COS + 2 * CNIC_SUPPORT(sc))
1692 #else
1693 #define BXE_L2_MAX_CID(sc) /* OOO + FWD */                              \
1694         (BXE_MAX_RSS_COUNT(sc) * ECORE_MULTI_TX_COS + 4 * CNIC_SUPPORT(sc))
1695 #endif
1696 #if 1
1697 #define BXE_L2_CID_COUNT(sc)                                            \
1698         (BXE_NUM_ETH_QUEUES(sc) * ECORE_MULTI_TX_COS + 2 * CNIC_SUPPORT(sc))
1699 #else
1700 #define BXE_L2_CID_COUNT(sc) /* OOO + FWD */                            \
1701         (BXE_NUM_ETH_QUEUES(sc) * ECORE_MULTI_TX_COS + 4 * CNIC_SUPPORT(sc))
1702 #endif
1703 #define L2_ILT_LINES(sc)                                \
1704         (DIV_ROUND_UP(BXE_L2_CID_COUNT(sc), ILT_PAGE_CIDS))
1705         
1706         int qm_cid_count;
1707         
1708         uint8_t dropless_fc;
1709
1710         struct bxe_dma *t2;
1711
1712         /* total number of FW statistics requests */
1713         uint8_t fw_stats_num;
1714         /*
1715          * This is a memory buffer that will contain both statistics ramrod
1716          * request and data.
1717          */
1718         struct bxe_dma fw_stats_dma;
1719         /*
1720          * FW statistics request shortcut (points at the beginning of fw_stats
1721          * buffer).
1722          */
1723         int                     fw_stats_req_size;
1724         struct bxe_fw_stats_req *fw_stats_req;
1725         bus_addr_t              fw_stats_req_mapping;
1726         /*
1727          * FW statistics data shortcut (points at the beginning of fw_stats
1728          * buffer + fw_stats_req_size).
1729          */
1730         int                      fw_stats_data_size;
1731         struct bxe_fw_stats_data *fw_stats_data;
1732         bus_addr_t               fw_stats_data_mapping;
1733         
1734         /* tracking a pending STAT_QUERY ramrod */
1735         uint16_t stats_pending;
1736         /* number of completed statistics ramrods */
1737         uint16_t stats_comp;
1738         uint16_t stats_counter;
1739         uint8_t  stats_init;
1740         int      stats_state;
1741
1742         struct bxe_eth_stats         eth_stats;
1743         struct host_func_stats       func_stats;
1744         struct bxe_eth_stats_old     eth_stats_old;
1745         struct bxe_net_stats_old     net_stats_old;
1746         struct bxe_fw_port_stats_old fw_stats_old;
1747         
1748         struct dmae_command stats_dmae; /* used by dmae command loader */
1749
1750         int                 executer_idx;
1751         
1752         int mtu;
1753         
1754         /* LLDP params */
1755         struct bxe_config_lldp_params lldp_config_params;
1756         /* DCB support on/off */
1757         int dcb_state;
1758 #define BXE_DCB_STATE_OFF 0
1759 #define BXE_DCB_STATE_ON  1
1760         /* DCBX engine mode */
1761         int dcbx_enabled;
1762 #define BXE_DCBX_ENABLED_OFF        0
1763 #define BXE_DCBX_ENABLED_ON_NEG_OFF 1
1764 #define BXE_DCBX_ENABLED_ON_NEG_ON  2
1765 #define BXE_DCBX_ENABLED_INVALID    -1
1766         uint8_t dcbx_mode_uset;
1767         struct bxe_config_dcbx_params dcbx_config_params;
1768         struct bxe_dcbx_port_params   dcbx_port_params;
1769         int dcb_version;
1770         
1771         uint8_t cnic_support;
1772         uint8_t cnic_enabled;
1773         uint8_t cnic_loaded;
1774 #define CNIC_SUPPORT(sc) 0 /* ((sc)->cnic_support) */
1775 #define CNIC_ENABLED(sc) 0 /* ((sc)->cnic_enabled) */
1776 #define CNIC_LOADED(sc)  0 /* ((sc)->cnic_loaded) */
1777         
1778         /* multiple tx classes of service */
1779         uint8_t max_cos;
1780 #define BXE_MAX_PRIORITY 8
1781         /* priority to cos mapping */
1782         uint8_t prio_to_cos[BXE_MAX_PRIORITY];
1783         
1784         int panic;
1785 }; /* struct bxe_adapter */
1786
1787 /* IOCTL sub-commands for edebug and firmware upgrade */
1788 #define BXE_IOC_RD_NVRAM        1
1789 #define BXE_IOC_WR_NVRAM        2
1790 #define BXE_IOC_STATS_SHOW_NUM  3
1791 #define BXE_IOC_STATS_SHOW_STR  4
1792 #define BXE_IOC_STATS_SHOW_CNT  5
1793
1794 struct bxe_nvram_data {
1795     uint32_t op; /* ioctl sub-command */
1796     uint32_t offset;
1797     uint32_t len;
1798     uint32_t value[1]; /* variable */
1799 };
1800
1801 union bxe_stats_show_data {
1802     uint32_t op; /* ioctl sub-command */
1803
1804     struct {
1805         uint32_t num; /* return number of stats */
1806         uint32_t len; /* length of each string item */
1807     } desc;
1808
1809     /* variable length... */
1810     char str[1]; /* holds names of desc.num stats, each desc.len in length */
1811
1812     /* variable length... */
1813     uint64_t stats[1]; /* holds all stats */
1814 };
1815
1816 /* function init flags */
1817 #define FUNC_FLG_RSS     0x0001
1818 #define FUNC_FLG_STATS   0x0002
1819 /* FUNC_FLG_UNMATCHED       0x0004 */
1820 #define FUNC_FLG_TPA     0x0008
1821 #define FUNC_FLG_SPQ     0x0010
1822 #define FUNC_FLG_LEADING 0x0020 /* PF only */
1823
1824 struct bxe_func_init_params {
1825     bus_addr_t fw_stat_map; /* (dma) valid if FUNC_FLG_STATS */
1826     bus_addr_t spq_map;     /* (dma) valid if FUNC_FLG_SPQ */
1827     uint16_t   func_flgs;
1828     uint16_t   func_id;     /* abs function id */
1829     uint16_t   pf_id;
1830     uint16_t   spq_prod;    /* valid if FUNC_FLG_SPQ */
1831 };
1832
1833 /* memory resources reside at BARs 0, 2, 4 */
1834 /* Run `pciconf -lb` to see mappings */
1835 #define BAR0 0
1836 #define BAR1 2
1837 #define BAR2 4
1838
1839 #define BXE_REG_NO_INLINE
1840 #ifdef BXE_REG_NO_INLINE
1841
1842 uint8_t bxe_reg_read8(struct bxe_adapter *sc, bus_size_t offset);
1843 uint16_t bxe_reg_read16(struct bxe_adapter *sc, bus_size_t offset);
1844 uint32_t bxe_reg_read32(struct bxe_adapter *sc, bus_size_t offset);
1845
1846 void bxe_reg_write8(struct bxe_adapter *sc, bus_size_t offset, uint8_t val);
1847 void bxe_reg_write16(struct bxe_adapter *sc, bus_size_t offset, uint16_t val);
1848 void bxe_reg_write32(struct bxe_adapter *sc, bus_size_t offset, uint32_t val);
1849
1850 #define REG_RD8(sc, offset)  bxe_reg_read8(sc, offset)
1851 #define REG_RD16(sc, offset) bxe_reg_read16(sc, offset)
1852 #define REG_RD32(sc, offset) bxe_reg_read32(sc, offset)
1853
1854 #define REG_WR8(sc, offset, val)  bxe_reg_write8(sc, offset, val)
1855 #define REG_WR16(sc, offset, val) bxe_reg_write16(sc, offset, val)
1856 #define REG_WR32(sc, offset, val) bxe_reg_write32(sc, offset, val)
1857
1858 #else /* not BXE_REG_NO_INLINE */
1859
1860 #define REG_WR8(sc, offset, val)            \
1861     bus_space_write_1(sc->bar[BAR0].tag,    \
1862                       sc->bar[BAR0].handle, \
1863                       offset, val)
1864
1865 #define REG_WR16(sc, offset, val)           \
1866     bus_space_write_2(sc->bar[BAR0].tag,    \
1867                       sc->bar[BAR0].handle, \
1868                       offset, val)
1869
1870 #define REG_WR32(sc, offset, val)           \
1871     bus_space_write_4(sc->bar[BAR0].tag,    \
1872                       sc->bar[BAR0].handle, \
1873                       offset, val)
1874
1875 #define REG_RD8(sc, offset)                \
1876     bus_space_read_1(sc->bar[BAR0].tag,    \
1877                      sc->bar[BAR0].handle, \
1878                      offset)
1879
1880 #define REG_RD16(sc, offset)               \
1881     bus_space_read_2(sc->bar[BAR0].tag,    \
1882                      sc->bar[BAR0].handle, \
1883                      offset)
1884
1885 #define REG_RD32(sc, offset)               \
1886     bus_space_read_4(sc->bar[BAR0].tag,    \
1887                      sc->bar[BAR0].handle, \
1888                      offset)
1889
1890 #endif /* BXE_REG_NO_INLINE */
1891
1892 #define REG_RD(sc, offset)      REG_RD32(sc, offset)
1893 #define REG_WR(sc, offset, val) REG_WR32(sc, offset, val)
1894
1895 #define REG_RD_IND(sc, offset)      bxe_reg_rd_ind(sc, offset)
1896 #define REG_WR_IND(sc, offset, val) bxe_reg_wr_ind(sc, offset, val)
1897
1898 #define BXE_SP(sc, var) (&(sc)->sp->var)
1899 #define BXE_SP_MAPPING(sc, var) \
1900     (sc->sp_dma.paddr + offsetof(struct bxe_slowpath, var))
1901
1902 #define BXE_FP(sc, nr, var) ((sc)->fp[(nr)].var)
1903 #define BXE_SP_OBJ(sc, fp) (void *) 0 /*((sc)->sp_objs[(fp)->index])*/
1904
1905 #if 0
1906 #define bxe_fp(sc, nr, var)   ((sc)->fp[nr].var)
1907 #define bxe_sp_obj(sc, fp)    ((sc)->sp_objs[(fp)->index])
1908 #define bxe_fp_stats(sc, fp)  (&(sc)->fp_stats[(fp)->index])
1909 #define bxe_fp_qstats(sc, fp) (&(sc)->fp_stats[(fp)->index].eth_q_stats)
1910 #endif
1911
1912 #define REG_RD_DMAE(sc, offset, valp, len32)               \
1913     do {                                                   \
1914         bxe_read_dmae(sc, offset, len32);                  \
1915         memcpy(valp, BXE_SP(sc, wb_data[0]), (len32) * 4); \
1916     } while (0)
1917
1918 #define REG_WR_DMAE(sc, offset, valp, len32)                            \
1919     do {                                                                \
1920         memcpy(BXE_SP(sc, wb_data[0]), valp, (len32) * 4);              \
1921         bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data), offset, len32); \
1922     } while (0)
1923
1924 #define REG_WR_DMAE_LEN(sc, offset, valp, len32) \
1925     REG_WR_DMAE(sc, offset, valp, len32)
1926
1927 #define REG_RD_DMAE_LEN(sc, offset, valp, len32) \
1928     REG_RD_DMAE(sc, offset, valp, len32)
1929
1930 #define VIRT_WR_DMAE_LEN(sc, data, addr, len32, le32_swap)         \
1931     do {                                                           \
1932         /* if (le32_swap) {                                     */ \
1933         /*    BLOGW(sc, "VIRT_WR_DMAE_LEN with le32_swap=1\n"); */ \
1934         /* }                                                    */ \
1935         memcpy(GUNZIP_BUF(sc), data, len32 * 4);                   \
1936         ecore_write_big_buf_wb(sc, addr, len32);                   \
1937     } while (0)
1938
1939 #define BXE_DB_MIN_SHIFT 3   /* 8 bytes */
1940 #define BXE_DB_SHIFT     7   /* 128 bytes */
1941 #if (BXE_DB_SHIFT < BXE_DB_MIN_SHIFT)
1942 #error "Minimum DB doorbell stride is 8"
1943 #endif
1944 #define DPM_TRIGGER_TYPE 0x40
1945 #define DOORBELL(sc, cid, val)                                              \
1946     do {                                                                    \
1947         bus_space_write_4(sc->bar[BAR1].tag, sc->bar[BAR1].handle,          \
1948                           ((sc->doorbell_size * (cid)) + DPM_TRIGGER_TYPE), \
1949                           (uint32_t)val);                                   \
1950     } while(0)
1951
1952 #define SHMEM_ADDR(sc, field)                                       \
1953     (sc->devinfo.shmem_base + offsetof(struct shmem_region, field))
1954 #define SHMEM_RD(sc, field)      REG_RD(sc, SHMEM_ADDR(sc, field))
1955 #define SHMEM_RD16(sc, field)    REG_RD16(sc, SHMEM_ADDR(sc, field))
1956 #define SHMEM_WR(sc, field, val) REG_WR(sc, SHMEM_ADDR(sc, field), val)
1957
1958 #define SHMEM2_ADDR(sc, field)                                        \
1959     (sc->devinfo.shmem2_base + offsetof(struct shmem2_region, field))
1960 #define SHMEM2_HAS(sc, field)                                            \
1961     (sc->devinfo.shmem2_base && (REG_RD(sc, SHMEM2_ADDR(sc, size)) >     \
1962                                  offsetof(struct shmem2_region, field)))
1963 #define SHMEM2_RD(sc, field)      REG_RD(sc, SHMEM2_ADDR(sc, field))
1964 #define SHMEM2_WR(sc, field, val) REG_WR(sc, SHMEM2_ADDR(sc, field), val)
1965
1966 #define MFCFG_ADDR(sc, field)                                  \
1967     (sc->devinfo.mf_cfg_base + offsetof(struct mf_cfg, field))
1968 #define MFCFG_RD(sc, field)      REG_RD(sc, MFCFG_ADDR(sc, field))
1969 #define MFCFG_RD16(sc, field)    REG_RD16(sc, MFCFG_ADDR(sc, field))
1970 #define MFCFG_WR(sc, field, val) REG_WR(sc, MFCFG_ADDR(sc, field), val)
1971
1972 /* DMAE command defines */
1973
1974 #define DMAE_TIMEOUT      -1
1975 #define DMAE_PCI_ERROR    -2 /* E2 and onward */
1976 #define DMAE_NOT_RDY      -3
1977 #define DMAE_PCI_ERR_FLAG 0x80000000
1978
1979 #define DMAE_SRC_PCI      0
1980 #define DMAE_SRC_GRC      1
1981
1982 #define DMAE_DST_NONE     0
1983 #define DMAE_DST_PCI      1
1984 #define DMAE_DST_GRC      2
1985
1986 #define DMAE_COMP_PCI     0
1987 #define DMAE_COMP_GRC     1
1988
1989 #define DMAE_COMP_REGULAR 0
1990 #define DMAE_COM_SET_ERR  1
1991
1992 #define DMAE_CMD_SRC_PCI (DMAE_SRC_PCI << DMAE_COMMAND_SRC_SHIFT)
1993 #define DMAE_CMD_SRC_GRC (DMAE_SRC_GRC << DMAE_COMMAND_SRC_SHIFT)
1994 #define DMAE_CMD_DST_PCI (DMAE_DST_PCI << DMAE_COMMAND_DST_SHIFT)
1995 #define DMAE_CMD_DST_GRC (DMAE_DST_GRC << DMAE_COMMAND_DST_SHIFT)
1996
1997 #define DMAE_CMD_C_DST_PCI (DMAE_COMP_PCI << DMAE_COMMAND_C_DST_SHIFT)
1998 #define DMAE_CMD_C_DST_GRC (DMAE_COMP_GRC << DMAE_COMMAND_C_DST_SHIFT)
1999
2000 #define DMAE_CMD_ENDIANITY_NO_SWAP   (0 << DMAE_COMMAND_ENDIANITY_SHIFT)
2001 #define DMAE_CMD_ENDIANITY_B_SWAP    (1 << DMAE_COMMAND_ENDIANITY_SHIFT)
2002 #define DMAE_CMD_ENDIANITY_DW_SWAP   (2 << DMAE_COMMAND_ENDIANITY_SHIFT)
2003 #define DMAE_CMD_ENDIANITY_B_DW_SWAP (3 << DMAE_COMMAND_ENDIANITY_SHIFT)
2004
2005 #define DMAE_CMD_PORT_0 0
2006 #define DMAE_CMD_PORT_1 DMAE_COMMAND_PORT
2007
2008 #define DMAE_SRC_PF 0
2009 #define DMAE_SRC_VF 1
2010
2011 #define DMAE_DST_PF 0
2012 #define DMAE_DST_VF 1
2013
2014 #define DMAE_C_SRC 0
2015 #define DMAE_C_DST 1
2016
2017 #define DMAE_LEN32_RD_MAX     0x80
2018 #define DMAE_LEN32_WR_MAX(sc) (CHIP_IS_E1(sc) ? 0x400 : 0x2000)
2019
2020 #define DMAE_COMP_VAL 0x60d0d0ae /* E2 and beyond, upper bit indicates error */
2021
2022 #define MAX_DMAE_C_PER_PORT 8
2023 #define INIT_DMAE_C(sc)     ((SC_PORT(sc) * MAX_DMAE_C_PER_PORT) + SC_VN(sc))
2024 #define PMF_DMAE_C(sc)      ((SC_PORT(sc) * MAX_DMAE_C_PER_PORT) + E1HVN_MAX)
2025
2026 static const uint32_t dmae_reg_go_c[] = {
2027     DMAE_REG_GO_C0,  DMAE_REG_GO_C1,  DMAE_REG_GO_C2,  DMAE_REG_GO_C3,
2028     DMAE_REG_GO_C4,  DMAE_REG_GO_C5,  DMAE_REG_GO_C6,  DMAE_REG_GO_C7,
2029     DMAE_REG_GO_C8,  DMAE_REG_GO_C9,  DMAE_REG_GO_C10, DMAE_REG_GO_C11,
2030     DMAE_REG_GO_C12, DMAE_REG_GO_C13, DMAE_REG_GO_C14, DMAE_REG_GO_C15
2031 };
2032
2033 #define ATTN_NIG_FOR_FUNC     (1L << 8)
2034 #define ATTN_SW_TIMER_4_FUNC  (1L << 9)
2035 #define GPIO_2_FUNC           (1L << 10)
2036 #define GPIO_3_FUNC           (1L << 11)
2037 #define GPIO_4_FUNC           (1L << 12)
2038 #define ATTN_GENERAL_ATTN_1   (1L << 13)
2039 #define ATTN_GENERAL_ATTN_2   (1L << 14)
2040 #define ATTN_GENERAL_ATTN_3   (1L << 15)
2041 #define ATTN_GENERAL_ATTN_4   (1L << 13)
2042 #define ATTN_GENERAL_ATTN_5   (1L << 14)
2043 #define ATTN_GENERAL_ATTN_6   (1L << 15)
2044 #define ATTN_HARD_WIRED_MASK  0xff00
2045 #define ATTENTION_ID          4
2046
2047 #define AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR \
2048     AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR
2049
2050 #define MAX_IGU_ATTN_ACK_TO 100
2051
2052 #define STORM_ASSERT_ARRAY_SIZE 50
2053
2054 #define BXE_PMF_LINK_ASSERT(sc) \
2055     GENERAL_ATTEN_OFFSET(LINK_SYNC_ATTENTION_BIT_FUNC_0 + SC_FUNC(sc))
2056
2057 #define BXE_MC_ASSERT_BITS \
2058     (GENERAL_ATTEN_OFFSET(TSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
2059      GENERAL_ATTEN_OFFSET(USTORM_FATAL_ASSERT_ATTENTION_BIT) | \
2060      GENERAL_ATTEN_OFFSET(CSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
2061      GENERAL_ATTEN_OFFSET(XSTORM_FATAL_ASSERT_ATTENTION_BIT))
2062
2063 #define BXE_MCP_ASSERT \
2064     GENERAL_ATTEN_OFFSET(MCP_FATAL_ASSERT_ATTENTION_BIT)
2065
2066 #define BXE_GRC_TIMEOUT GENERAL_ATTEN_OFFSET(LATCHED_ATTN_TIMEOUT_GRC)
2067 #define BXE_GRC_RSV     (GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCR) | \
2068                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCT) | \
2069                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCN) | \
2070                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCU) | \
2071                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCP) | \
2072                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RSVD_GRC))
2073
2074 #define MULTI_MASK 0x7f
2075
2076 #define PFS_PER_PORT(sc)                               \
2077     ((CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4)
2078 #define SC_MAX_VN_NUM(sc) PFS_PER_PORT(sc)
2079
2080 #define FIRST_ABS_FUNC_IN_PORT(sc)                    \
2081     ((CHIP_PORT_MODE(sc) == CHIP_PORT_MODE_NONE) ?    \
2082      PORT_ID(sc) : (PATH_ID(sc) + (2 * PORT_ID(sc))))
2083
2084 #define FOREACH_ABS_FUNC_IN_PORT(sc, i)            \
2085     for ((i) = FIRST_ABS_FUNC_IN_PORT(sc);         \
2086          (i) < MAX_FUNC_NUM;                       \
2087          (i) += (MAX_FUNC_NUM / PFS_PER_PORT(sc)))
2088
2089 #define BXE_SWCID_SHIFT 17
2090 #define BXE_SWCID_MASK  ((0x1 << BXE_SWCID_SHIFT) - 1)
2091
2092 #define SW_CID(x)  (le32_to_cpu(x) & BXE_SWCID_MASK)
2093 #define CQE_CMD(x) (le32_to_cpu(x) >> COMMON_RAMROD_ETH_RX_CQE_CMD_ID_SHIFT)
2094
2095 #define CQE_TYPE(cqe_fp_flags)   ((cqe_fp_flags) & ETH_FAST_PATH_RX_CQE_TYPE)
2096 #define CQE_TYPE_START(cqe_type) ((cqe_type) == RX_ETH_CQE_TYPE_ETH_START_AGG)
2097 #define CQE_TYPE_STOP(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_STOP_AGG)
2098 #define CQE_TYPE_SLOW(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_RAMROD)
2099 #define CQE_TYPE_FAST(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_FASTPATH)
2100
2101 /* must be used on a CID before placing it on a HW ring */
2102 #define HW_CID(sc, x) \
2103     ((SC_PORT(sc) << 23) | (SC_VN(sc) << BXE_SWCID_SHIFT) | (x))
2104
2105 #define SPEED_10    10
2106 #define SPEED_100   100
2107 #define SPEED_1000  1000
2108 #define SPEED_2500  2500
2109 #define SPEED_10000 10000
2110
2111 #define PCI_PM_D0    1
2112 #define PCI_PM_D3hot 2
2113
2114 #define bxe_test_bit(nr, addr) test_bit(nr, addr)
2115 #define bxe_set_bit(nr, addr) set_bit(nr, addr)
2116 #define bxe_clear_bit(nr, addr) clear_bit(nr, addr)
2117 #define bxe_test_and_set_bit(nr, addr) test_and_set_bit(nr, addr)
2118 #define bxe_test_and_clear_bit(nr, addr) test_and_clear_bit(nr, addr)
2119
2120 void bxe_reg_wr_ind(struct bxe_adapter *sc, uint32_t addr,
2121                     uint32_t val);
2122 uint32_t bxe_reg_rd_ind(struct bxe_adapter *sc, uint32_t addr);
2123
2124
2125 int bxe_dma_alloc(struct bxe_adapter *sc, bus_size_t size,
2126                   struct bxe_dma *dma, const char *msg);
2127 void bxe_dma_free(struct bxe_adapter *sc, struct bxe_dma *dma);
2128
2129 uint32_t bxe_dmae_opcode_add_comp(uint32_t opcode, uint8_t comp_type);
2130 uint32_t bxe_dmae_opcode_clr_src_reset(uint32_t opcode);
2131 uint32_t bxe_dmae_opcode(struct bxe_adapter *sc, uint8_t src_type,
2132                          uint8_t dst_type, uint8_t with_comp,
2133                          uint8_t comp_type);
2134 void bxe_post_dmae(struct bxe_adapter *sc, struct dmae_command *dmae, int idx);
2135 void bxe_read_dmae(struct bxe_adapter *sc, uint32_t src_addr, uint32_t len32);
2136 void bxe_write_dmae(struct bxe_adapter *sc, bus_addr_t dma_addr,
2137                     uint32_t dst_addr, uint32_t len32);
2138 void bxe_write_dmae_phys_len(struct bxe_adapter *sc, bus_addr_t phys_addr,
2139                              uint32_t addr, uint32_t len);
2140
2141 void bxe_set_ctx_validation(struct bxe_adapter *sc, struct eth_context *cxt,
2142                             uint32_t cid);
2143 void bxe_update_coalesce_sb_index(struct bxe_adapter *sc, uint8_t fw_sb_id,
2144                                   uint8_t sb_index, uint8_t disable,
2145                                   uint16_t usec);
2146
2147 int bxe_sp_post(struct bxe_adapter *sc, int command, int cid,
2148                 uint32_t data_hi, uint32_t data_lo, int cmd_type);
2149
2150 void bxe_igu_ack_sb(struct bxe_adapter *sc, uint8_t igu_sb_id,
2151                     uint8_t segment, uint16_t index, uint8_t op,
2152                     uint8_t update);
2153
2154 void ecore_init_e1_firmware(struct bxe_adapter *sc);
2155 void ecore_init_e1h_firmware(struct bxe_adapter *sc);
2156 void ecore_init_e2_firmware(struct bxe_adapter *sc);
2157
2158 void ecore_storm_memset_struct(struct bxe_adapter *sc, uint32_t addr,
2159                                size_t size, uint32_t *data);
2160
2161 /*********************/
2162 /* LOGGING AND DEBUG */
2163 /*********************/
2164
2165 /* debug logging codepaths */
2166 #define DBG_LOAD   0x00000001 /* load and unload    */
2167 #define DBG_INTR   0x00000002 /* interrupt handling */
2168 #define DBG_SP     0x00000004 /* slowpath handling  */
2169 #define DBG_STATS  0x00000008 /* stats updates      */
2170 #define DBG_TX     0x00000010 /* packet transmit    */
2171 #define DBG_RX     0x00000020 /* packet receive     */
2172 #define DBG_PHY    0x00000040 /* phy/link handling  */
2173 #define DBG_IOCTL  0x00000080 /* ioctl handling     */
2174 #define DBG_MBUF   0x00000100 /* dumping mbuf info  */
2175 #define DBG_REGS   0x00000200 /* register access    */
2176 #define DBG_LRO    0x00000400 /* lro processing     */
2177 #define DBG_ASSERT 0x80000000 /* debug assert       */
2178 #define DBG_ALL    0xFFFFFFFF /* flying monkeys     */
2179
2180 #define DBASSERT(sc, exp, msg)                         \
2181     do {                                               \
2182         if (__predict_false(sc->debug & DBG_ASSERT)) { \
2183             if (__predict_false(!(exp))) {             \
2184                 panic msg;                             \
2185             }                                          \
2186         }                                              \
2187     } while (0)
2188
2189 /* log a debug message */
2190 #define BLOGD(sc, codepath, format, args...)           \
2191     do {                                               \
2192         if (__predict_false(sc->debug & (codepath))) { \
2193             /*device_printf((sc)->dev,*/printk(                   \
2194                           "%s(%s:%d) " format,         \
2195                           __FUNCTION__,                \
2196                           __FILE__,                    \
2197                           __LINE__,                    \
2198                           ## args);                    \
2199         }                                              \
2200     } while(0)
2201
2202 /* log a info message */
2203 #define BLOGI(sc, format, args...) \
2204     do {                                       \
2205         if (__predict_false(sc->debug)) {      \
2206             /*device_printf((sc)->dev,*/printk(           \
2207                           "%s(%s:%d) " format, \
2208                           __FUNCTION__,        \
2209                           __FILE__,            \
2210                           __LINE__,            \
2211                           ## args);            \
2212         } else {                               \
2213             /*device_printf((sc)->dev,*/printk(           \
2214                           format,              \
2215                           ## args);            \
2216         }                                      \
2217     } while(0)
2218
2219 /* log a warning message */
2220 #define BLOGW(sc, format, args...) \
2221     do {                                                \
2222         if (__predict_false(sc->debug)) {               \
2223             /*device_printf((sc)->dev,*/printk(                    \
2224                           "%s(%s:%d) WARNING: " format, \
2225                           __FUNCTION__,                 \
2226                           __FILE__,                     \
2227                           __LINE__,                     \
2228                           ## args);                     \
2229         } else {                                        \
2230             /*device_printf((sc)->dev,*/printk(                    \
2231                           "WARNING: " format,           \
2232                           ## args);                     \
2233         }                                               \
2234     } while(0)
2235
2236 /* log a error message */
2237 #define BLOGE(sc, format, args...) \
2238     do {                                              \
2239         if (__predict_false(sc->debug)) {             \
2240             /*device_printf((sc)->dev,*/printk(                  \
2241                           "%s(%s:%d) ERROR: " format, \
2242                           __FUNCTION__,               \
2243                           __FILE__,                   \
2244                           __LINE__,                   \
2245                           ## args);                   \
2246         } else {                                      \
2247             /*device_printf((sc)->dev,*/printk(                  \
2248                           "ERROR: " format,           \
2249                           ## args);                   \
2250         }                                             \
2251     } while(0)
2252
2253 #ifdef ECORE_STOP_ON_ERROR
2254
2255 #define bxe_panic(sc, msg) \
2256     do {                   \
2257         panic msg;         \
2258     } while (0)
2259
2260 #else
2261
2262 #define bxe_panic(sc, msg) \
2263     /*device_printf((sc)->dev,*/printk( "%s (%s,%d)\n", __FUNCTION__, __FILE__, __LINE__);
2264
2265 #endif
2266
2267 #define CATC_TRIGGER(sc, data) REG_WR((sc), 0x2000, (data));
2268 #define CATC_TRIGGER_START(sc) CATC_TRIGGER((sc), 0xcafecafe)
2269
2270 void bxe_dump_mem(struct bxe_adapter *sc, char *tag,
2271                   uint8_t *mem, uint32_t len);
2272 void bxe_dump_mbuf_data(struct bxe_adapter *sc, char *pTag,
2273                         struct mbuf *m, uint8_t contents);
2274
2275 /* Defined in bxe.c, init'd in bxereset or something in bxe_dev.c */
2276 extern qlock_t bxe_prev_mtx;
2277
2278 /***********/
2279 /* INLINES */
2280 /***********/
2281
2282 static inline uint32_t
2283 reg_poll(struct bxe_adapter *sc,
2284          uint32_t         reg,
2285          uint32_t         expected,
2286          int              ms,
2287          int              wait)
2288 {
2289     uint32_t val;
2290
2291     do {
2292         val = REG_RD(sc, reg);
2293         if (val == expected) {
2294             break;
2295         }
2296         ms -= wait;
2297         udelay(wait);
2298     } while (ms > 0);
2299
2300     return (val);
2301 }
2302
2303 static inline void
2304 bxe_update_fp_sb_idx(struct bxe_fastpath *fp)
2305 {
2306     mb(); /* status block is written to by the chip */
2307     fp->fp_hc_idx = fp->sb_running_index[SM_RX_ID];
2308 }
2309
2310 static inline void
2311 bxe_igu_ack_sb_gen(struct bxe_adapter *sc,
2312                    uint8_t          igu_sb_id,
2313                    uint8_t          segment,
2314                    uint16_t         index,
2315                    uint8_t          op,
2316                    uint8_t          update,
2317                    uint32_t         igu_addr)
2318 {
2319     struct igu_regular cmd_data = {0};
2320
2321     cmd_data.sb_id_and_flags =
2322         ((index << IGU_REGULAR_SB_INDEX_SHIFT) |
2323          (segment << IGU_REGULAR_SEGMENT_ACCESS_SHIFT) |
2324          (update << IGU_REGULAR_BUPDATE_SHIFT) |
2325          (op << IGU_REGULAR_ENABLE_INT_SHIFT));
2326
2327     BLOGD(sc, DBG_INTR, "write 0x%08x to IGU addr 0x%x\n",
2328             cmd_data.sb_id_and_flags, igu_addr);
2329     REG_WR(sc, igu_addr, cmd_data.sb_id_and_flags);
2330
2331     /* Make sure that ACK is written */
2332 #warning "bus space barrier write"
2333     //    bus_space_barrier(sc->bar[0].tag, sc->bar[0].handle, 0, 0,
2334     //                BUS_SPACE_BARRIER_WRITE);
2335     mb();
2336 }
2337
2338 static inline void
2339 bxe_hc_ack_sb(struct bxe_adapter *sc,
2340               uint8_t          sb_id,
2341               uint8_t          storm,
2342               uint16_t         index,
2343               uint8_t          op,
2344               uint8_t          update)
2345 {
2346     uint32_t hc_addr = (HC_REG_COMMAND_REG + SC_PORT(sc)*32 +
2347                         COMMAND_REG_INT_ACK);
2348     struct igu_ack_register igu_ack;
2349
2350     igu_ack.status_block_index = index;
2351     igu_ack.sb_id_and_flags =
2352         ((sb_id << IGU_ACK_REGISTER_STATUS_BLOCK_ID_SHIFT) |
2353          (storm << IGU_ACK_REGISTER_STORM_ID_SHIFT) |
2354          (update << IGU_ACK_REGISTER_UPDATE_INDEX_SHIFT) |
2355          (op << IGU_ACK_REGISTER_INTERRUPT_MODE_SHIFT));
2356
2357     REG_WR(sc, hc_addr, (*(uint32_t *)&igu_ack));
2358
2359     /* Make sure that ACK is written */
2360     //    bus_space_barrier(sc->bar[0].tag, sc->bar[0].handle, 0, 0,
2361     //                      BUS_SPACE_BARRIER_WRITE);
2362     mb();
2363 }
2364
2365 static inline void
2366 bxe_ack_sb(struct bxe_adapter *sc,
2367            uint8_t          igu_sb_id,
2368            uint8_t          storm,
2369            uint16_t         index,
2370            uint8_t          op,
2371            uint8_t          update)
2372 {
2373 #if 0
2374     if (sc->devinfo.int_block == INT_BLOCK_HC)
2375         bxe_hc_ack_sb(sc, igu_sb_id, storm, index, op, update);
2376     else {
2377         uint8_t segment;
2378         if (CHIP_INT_MODE_IS_BC(sc)) {
2379             segment = storm;
2380         } else if (igu_sb_id != sc->igu_dsb_id) {
2381             segment = IGU_SEG_ACCESS_DEF;
2382         } else if (storm == ATTENTION_ID) {
2383             segment = IGU_SEG_ACCESS_ATTN;
2384         } else {
2385             segment = IGU_SEG_ACCESS_DEF;
2386         }
2387         bxe_igu_ack_sb(sc, igu_sb_id, segment, index, op, update);
2388     }
2389 #endif
2390 }
2391
2392 static inline uint16_t
2393 bxe_hc_ack_int(struct bxe_adapter *sc)
2394 {
2395     uint32_t hc_addr = (HC_REG_COMMAND_REG + SC_PORT(sc)*32 +
2396                         COMMAND_REG_SIMD_MASK);
2397     uint32_t result = REG_RD(sc, hc_addr);
2398
2399     mb();
2400     return (result);
2401 }
2402
2403 #warning "fix all igu stuff"
2404 static inline uint16_t
2405 bxe_igu_ack_int(struct bxe_adapter *sc)
2406 {
2407 #if 0
2408     uint32_t igu_addr = (BAR_IGU_INTMEM + IGU_REG_SISR_MDPC_WMASK_LSB_UPPER*8);
2409     uint32_t result = REG_RD(sc, igu_addr);
2410
2411     BLOGD(sc, DBG_INTR, "read 0x%08x from IGU addr 0x%x\n",
2412           result, igu_addr);
2413
2414     mb();
2415     return (result);
2416 #endif
2417     return 0;
2418 }
2419
2420 static inline uint16_t
2421 bxe_ack_int(struct bxe_adapter *sc)
2422 {
2423     mb();
2424 #if 0
2425     if (sc->devinfo.int_block == INT_BLOCK_HC) {
2426         return (bxe_hc_ack_int(sc));
2427     } else {
2428         return (bxe_igu_ack_int(sc));
2429     }
2430 #endif
2431     return 0;
2432 }
2433
2434 static inline int
2435 func_by_vn(struct bxe_adapter *sc,
2436            int              vn)
2437 {
2438     return (2 * vn + SC_PORT(sc));
2439 }
2440
2441 /*
2442  * Statistics ID are global per chip/path, while Client IDs for E1x
2443  * are per port.
2444  */
2445 static inline uint8_t
2446 bxe_stats_id(struct bxe_fastpath *fp)
2447 {
2448   return 0;
2449 #if 0
2450     struct bxe_adapter *sc = fp->sc;
2451
2452     if (!CHIP_IS_E1x(sc)) {
2453 #if 0
2454         /* there are special statistics counters for FCoE 136..140 */
2455         if (IS_FCOE_FP(fp)) {
2456             return (sc->cnic_base_cl_id + (sc->pf_num >> 1));
2457         }
2458 #endif
2459         return (fp->cl_id);
2460     }
2461
2462     return (fp->cl_id + SC_PORT(sc) * FP_SB_MAX_E1x);
2463 #endif
2464 }
2465
2466 #endif /* __BXE_H__ */
2467