BXE: use separate lists for 9ns and BSD stuff
[akaros.git] / kern / drivers / net / bxe / bxe.h
1 /*-
2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
3  *
4  * Redistribution and use in source and binary forms, with or without
5  * modification, are permitted provided that the following conditions
6  * are met:
7  *
8  * 1. Redistributions of source code must retain the above copyright
9  *    notice, this list of conditions and the following disclaimer.
10  * 2. Redistributions in binary form must reproduce the above copyright
11  *    notice, this list of conditions and the following disclaimer in the
12  *    documentation and/or other materials provided with the distribution.
13  *
14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
24  * THE POSSIBILITY OF SUCH DAMAGE.
25  */
26
27 #ifndef __BXE_H__
28 #define __BXE_H__
29
30 //__FBSDID("$FreeBSD: head/sys/dev/bxe/bxe.h 268854 2014-07-18 20:04:11Z davidcs $");
31
32 #include <assert.h>
33 #include <error.h>
34 #include <ip.h>
35 #include <kmalloc.h>
36 #include <kref.h>
37 #include <pmap.h>
38 #include <slab.h>
39 #include <smp.h>
40 #include <stdio.h>
41 #include <string.h>
42 #include <bitmap.h>
43 #include <taskqueue.h>
44 #include <mii.h>
45 #include <umem.h>
46
47 #include "bsd_bus.h"
48 #include "bsd_pcireg.h"
49
50 /* MACROS for conversion to AKAROS. Might we want this stuff someday? */
51 #define __predict_false(x) (x)
52 #define __noinline 
53 #define ETH_ADDR_LEN 6
54 #define MCLBYTES 2048
55 #define MJUM9BYTES (9 * 1024)   /* jumbo cluster 9k */
56 /* TYPEDEFS for conversion to AKAROS. These are temporary, but it makes it easier to see what is in need of change. */
57 typedef struct netif *if_t;
58 typedef uint64_t ift_counter;
59 typedef uintptr_t vm_offset_t;
60 // WTF ...
61 typedef uint64_t uintmax_t;
62
63 // All the flag values are wrong for now; ignore them.
64 #define if_getflags(netif) (netif)->feat
65 #define if_setflags(sc)
66
67 /* We don't do removal */
68 #define ifmedia_removeall(x)
69
70 #define MA_OWNED 0
71 #define mtx_assert(lock, thing) assert(1)
72 #define device_printf(ignore, format, args...) printk(format, args)
73
74 #if _BYTE_ORDER == _LITTLE_ENDIAN
75 #ifndef LITTLE_ENDIAN
76 #define LITTLE_ENDIAN
77 #endif
78 #ifndef __LITTLE_ENDIAN
79 #define __LITTLE_ENDIAN
80 #endif
81 #undef BIG_ENDIAN
82 #undef __BIG_ENDIAN
83 #else /* _BIG_ENDIAN */
84 #ifndef BIG_ENDIAN
85 #define BIG_ENDIAN
86 #endif
87 #ifndef __BIG_ENDIAN
88 #define __BIG_ENDIAN
89 #endif
90 #undef LITTLE_ENDIAN
91 #undef __LITTLE_ENDIAN
92 #endif
93
94 #include "ecore_mfw_req.h"
95 #include "ecore_fw_defs.h"
96 #include "ecore_hsi.h"
97 #include "ecore_reg.h"
98 #include "bxe_dcb.h"
99 #include "bxe_stats.h"
100
101 #include "bxe_elink.h"
102
103 #define PCIR_EXPRESS_DEVICE_STA        PCIER_DEVICE_STA
104 #define PCIM_EXP_STA_TRANSACTION_PND   PCIEM_STA_TRANSACTION_PND
105 #define PCIR_EXPRESS_LINK_STA          PCIER_LINK_STA
106 #define PCIM_LINK_STA_WIDTH            PCIEM_LINK_STA_WIDTH
107 #define PCIM_LINK_STA_SPEED            PCIEM_LINK_STA_SPEED
108 #define PCIR_EXPRESS_DEVICE_CTL        PCIER_DEVICE_CTL
109 #define PCIM_EXP_CTL_MAX_PAYLOAD       PCIEM_CTL_MAX_PAYLOAD
110 #define PCIM_EXP_CTL_MAX_READ_REQUEST  PCIEM_CTL_MAX_READ_REQUEST
111
112 #include "ecore_sp.h"
113
114 #define BRCM_VENDORID 0x14e4
115 #define PCI_ANY_ID    (uint16_t)(~0U)
116
117 struct bxe_device_type
118 {
119     uint16_t bxe_vid;
120     uint16_t bxe_did;
121     uint16_t bxe_svid;
122     uint16_t bxe_sdid;
123     char     *bxe_name;
124 };
125
126 #define BCM_PAGE_SHIFT       12
127 #define BCM_PAGE_SIZE        (1 << BCM_PAGE_SHIFT)
128 #define BCM_PAGE_MASK        (~(BCM_PAGE_SIZE - 1))
129 #define BCM_PAGE_ALIGN(addr) ((addr + BCM_PAGE_SIZE - 1) & BCM_PAGE_MASK)
130
131 #if BCM_PAGE_SIZE != 4096
132 #error Page sizes other than 4KB are unsupported!
133 #endif
134
135 #if (BUS_SPACE_MAXADDR > 0xFFFFFFFF)
136 #define U64_LO(addr) ((uint32_t)(((uint64_t)(addr)) & 0xFFFFFFFF))
137 #define U64_HI(addr) ((uint32_t)(((uint64_t)(addr)) >> 32))
138 #else
139 #define U64_LO(addr) ((uint32_t)(addr))
140 #define U64_HI(addr) (0)
141 #endif
142 #define HILO_U64(hi, lo) ((((uint64_t)(hi)) << 32) + (lo))
143
144 #define SET_FLAG(value, mask, flag)            \
145     do {                                       \
146         (value) &= ~(mask);                    \
147         (value) |= ((flag) << (mask##_SHIFT)); \
148     } while (0)
149
150 #define GET_FLAG(value, mask)              \
151     (((value) & (mask)) >> (mask##_SHIFT))
152
153 #define GET_FIELD(value, fname)                     \
154     (((value) & (fname##_MASK)) >> (fname##_SHIFT))
155
156 #define BXE_MAX_SEGMENTS     12 /* 13-1 for parsing buffer */
157 #define BXE_TSO_MAX_SEGMENTS 32
158 #define BXE_TSO_MAX_SIZE     (65535 + sizeof(struct ether_vlan_header))
159 #define BXE_TSO_MAX_SEG_SIZE 4096
160
161 /* dropless fc FW/HW related params */
162 #define BRB_SIZE(sc)         (CHIP_IS_E3(sc) ? 1024 : 512)
163 #define MAX_AGG_QS(sc)       (CHIP_IS_E1(sc) ?                       \
164                                   ETH_MAX_AGGREGATION_QUEUES_E1 :    \
165                                   ETH_MAX_AGGREGATION_QUEUES_E1H_E2)
166 #define FW_DROP_LEVEL(sc)    (3 + MAX_SPQ_PENDING + MAX_AGG_QS(sc))
167 #define FW_PREFETCH_CNT      16
168 #define DROPLESS_FC_HEADROOM 100
169
170 /******************/
171 /* RX SGE defines */
172 /******************/
173
174 #define RX_SGE_NUM_PAGES       2 /* must be a power of 2 */
175 #define RX_SGE_TOTAL_PER_PAGE  (BCM_PAGE_SIZE / sizeof(struct eth_rx_sge))
176 #define RX_SGE_NEXT_PAGE_DESC_CNT 2
177 #define RX_SGE_USABLE_PER_PAGE (RX_SGE_TOTAL_PER_PAGE - RX_SGE_NEXT_PAGE_DESC_CNT)
178 #define RX_SGE_PER_PAGE_MASK   (RX_SGE_TOTAL_PER_PAGE - 1)
179 #define RX_SGE_TOTAL           (RX_SGE_TOTAL_PER_PAGE * RX_SGE_NUM_PAGES)
180 #define RX_SGE_USABLE          (RX_SGE_USABLE_PER_PAGE * RX_SGE_NUM_PAGES)
181 #define RX_SGE_MAX             (RX_SGE_TOTAL - 1)
182 #define RX_SGE(x)              ((x) & RX_SGE_MAX)
183
184 #define RX_SGE_NEXT(x)                                              \
185     ((((x) & RX_SGE_PER_PAGE_MASK) == (RX_SGE_USABLE_PER_PAGE - 1)) \
186      ? (x) + 1 + RX_SGE_NEXT_PAGE_DESC_CNT : (x) + 1)
187
188 #define RX_SGE_MASK_ELEM_SZ    64
189 #define RX_SGE_MASK_ELEM_SHIFT 6
190 #define RX_SGE_MASK_ELEM_MASK  ((uint64_t)RX_SGE_MASK_ELEM_SZ - 1)
191
192 /*
193  * Creates a bitmask of all ones in less significant bits.
194  * idx - index of the most significant bit in the created mask.
195  */
196 #define RX_SGE_ONES_MASK(idx)                                      \
197     (((uint64_t)0x1 << (((idx) & RX_SGE_MASK_ELEM_MASK) + 1)) - 1)
198 #define RX_SGE_MASK_ELEM_ONE_MASK ((uint64_t)(~0))
199
200 /* Number of uint64_t elements in SGE mask array. */
201 #define RX_SGE_MASK_LEN                                                \
202     ((RX_SGE_NUM_PAGES * RX_SGE_TOTAL_PER_PAGE) / RX_SGE_MASK_ELEM_SZ)
203 #define RX_SGE_MASK_LEN_MASK      (RX_SGE_MASK_LEN - 1)
204 #define RX_SGE_NEXT_MASK_ELEM(el) (((el) + 1) & RX_SGE_MASK_LEN_MASK)
205
206 /*
207  * dropless fc calculations for SGEs
208  * Number of required SGEs is the sum of two:
209  * 1. Number of possible opened aggregations (next packet for
210  *    these aggregations will probably consume SGE immidiatelly)
211  * 2. Rest of BRB blocks divided by 2 (block will consume new SGE only
212  *    after placement on BD for new TPA aggregation)
213  * Takes into account RX_SGE_NEXT_PAGE_DESC_CNT "next" elements on each page
214  */
215 #define NUM_SGE_REQ(sc)                                    \
216     (MAX_AGG_QS(sc) + (BRB_SIZE(sc) - MAX_AGG_QS(sc)) / 2)
217 #define NUM_SGE_PG_REQ(sc)                                                    \
218     ((NUM_SGE_REQ(sc) + RX_SGE_USABLE_PER_PAGE - 1) / RX_SGE_USABLE_PER_PAGE)
219 #define SGE_TH_LO(sc)                                                  \
220     (NUM_SGE_REQ(sc) + NUM_SGE_PG_REQ(sc) * RX_SGE_NEXT_PAGE_DESC_CNT)
221 #define SGE_TH_HI(sc)                      \
222     (SGE_TH_LO(sc) + DROPLESS_FC_HEADROOM)
223
224 #define PAGES_PER_SGE_SHIFT  0
225 #define PAGES_PER_SGE        (1 << PAGES_PER_SGE_SHIFT)
226 #define SGE_PAGE_SIZE        BCM_PAGE_SIZE
227 #define SGE_PAGE_SHIFT       BCM_PAGE_SHIFT
228 #define SGE_PAGE_ALIGN(addr) BCM_PAGE_ALIGN(addr)
229 #define SGE_PAGES            (SGE_PAGE_SIZE * PAGES_PER_SGE)
230 #define TPA_AGG_SIZE         MIN((8 * SGE_PAGES), 0xffff)
231
232 /*****************/
233 /* TX BD defines */
234 /*****************/
235
236 #define TX_BD_NUM_PAGES       16 /* must be a power of 2 */
237 #define TX_BD_TOTAL_PER_PAGE  (BCM_PAGE_SIZE / sizeof(union eth_tx_bd_types))
238 #define TX_BD_USABLE_PER_PAGE (TX_BD_TOTAL_PER_PAGE - 1)
239 #define TX_BD_TOTAL           (TX_BD_TOTAL_PER_PAGE * TX_BD_NUM_PAGES)
240 #define TX_BD_USABLE          (TX_BD_USABLE_PER_PAGE * TX_BD_NUM_PAGES)
241 #define TX_BD_MAX             (TX_BD_TOTAL - 1)
242
243 #define TX_BD_NEXT(x)                                                 \
244     ((((x) & TX_BD_USABLE_PER_PAGE) == (TX_BD_USABLE_PER_PAGE - 1)) ? \
245      ((x) + 2) : ((x) + 1))
246 #define TX_BD(x)      ((x) & TX_BD_MAX)
247 #define TX_BD_PAGE(x) (((x) & ~TX_BD_USABLE_PER_PAGE) >> 8)
248 #define TX_BD_IDX(x)  ((x) & TX_BD_USABLE_PER_PAGE)
249
250 /*
251  * Trigger pending transmits when the number of available BDs is greater
252  * than 1/8 of the total number of usable BDs.
253  */
254 #define BXE_TX_CLEANUP_THRESHOLD (TX_BD_USABLE / 8)
255 #define BXE_TX_TIMEOUT 5
256
257 /*****************/
258 /* RX BD defines */
259 /*****************/
260
261 #define RX_BD_NUM_PAGES       8 /* power of 2 */
262 #define RX_BD_TOTAL_PER_PAGE  (BCM_PAGE_SIZE / sizeof(struct eth_rx_bd))
263 #define RX_BD_NEXT_PAGE_DESC_CNT 2
264 #define RX_BD_USABLE_PER_PAGE (RX_BD_TOTAL_PER_PAGE - RX_BD_NEXT_PAGE_DESC_CNT)
265 #define RX_BD_PER_PAGE_MASK   (RX_BD_TOTAL_PER_PAGE - 1)
266 #define RX_BD_TOTAL           (RX_BD_TOTAL_PER_PAGE * RX_BD_NUM_PAGES)
267 #define RX_BD_USABLE          (RX_BD_USABLE_PER_PAGE * RX_BD_NUM_PAGES)
268 #define RX_BD_MAX             (RX_BD_TOTAL - 1)
269
270 #if 0
271 #define NUM_RX_RINGS RX_BD_NUM_PAGES
272 #define NUM_RX_BD    RX_BD_TOTAL
273 #define MAX_RX_BD    RX_BD_MAX
274 #define MAX_RX_AVAIL RX_BD_USABLE
275 #endif
276
277 #define RX_BD_NEXT(x)                                               \
278     ((((x) & RX_BD_PER_PAGE_MASK) == (RX_BD_USABLE_PER_PAGE - 1)) ? \
279      ((x) + 3) : ((x) + 1))
280 #define RX_BD(x)      ((x) & RX_BD_MAX)
281 #define RX_BD_PAGE(x) (((x) & ~RX_BD_PER_PAGE_MASK) >> 9)
282 #define RX_BD_IDX(x)  ((x) & RX_BD_PER_PAGE_MASK)
283
284 /*
285  * dropless fc calculations for BDs
286  * Number of BDs should be as number of buffers in BRB:
287  * Low threshold takes into account RX_BD_NEXT_PAGE_DESC_CNT
288  * "next" elements on each page
289  */
290 #define NUM_BD_REQ(sc) \
291     BRB_SIZE(sc)
292 #define NUM_BD_PG_REQ(sc)                                                  \
293     ((NUM_BD_REQ(sc) + RX_BD_USABLE_PER_PAGE - 1) / RX_BD_USABLE_PER_PAGE)
294 #define BD_TH_LO(sc)                                \
295     (NUM_BD_REQ(sc) +                               \
296      NUM_BD_PG_REQ(sc) * RX_BD_NEXT_PAGE_DESC_CNT + \
297      FW_DROP_LEVEL(sc))
298 #define BD_TH_HI(sc)                      \
299     (BD_TH_LO(sc) + DROPLESS_FC_HEADROOM)
300 #define MIN_RX_AVAIL(sc)                           \
301     ((sc)->dropless_fc ? BD_TH_HI(sc) + 128 : 128)
302 #define MIN_RX_SIZE_TPA_HW(sc)                         \
303     (CHIP_IS_E1(sc) ? ETH_MIN_RX_CQES_WITH_TPA_E1 :    \
304                       ETH_MIN_RX_CQES_WITH_TPA_E1H_E2)
305 #define MIN_RX_SIZE_NONTPA_HW ETH_MIN_RX_CQES_WITHOUT_TPA
306 #define MIN_RX_SIZE_TPA(sc)                         \
307     (max(MIN_RX_SIZE_TPA_HW(sc), MIN_RX_AVAIL(sc)))
308 #define MIN_RX_SIZE_NONTPA(sc)                     \
309     (max(MIN_RX_SIZE_NONTPA_HW, MIN_RX_AVAIL(sc)))
310
311 /***************/
312 /* RCQ defines */
313 /***************/
314
315 /*
316  * As long as CQE is X times bigger than BD entry we have to allocate X times
317  * more pages for CQ ring in order to keep it balanced with BD ring
318  */
319 #define CQE_BD_REL          (sizeof(union eth_rx_cqe) / \
320                              sizeof(struct eth_rx_bd))
321 #define RCQ_NUM_PAGES       (RX_BD_NUM_PAGES * CQE_BD_REL) /* power of 2 */
322 #define RCQ_TOTAL_PER_PAGE  (BCM_PAGE_SIZE / sizeof(union eth_rx_cqe))
323 #define RCQ_NEXT_PAGE_DESC_CNT 1
324 #define RCQ_USABLE_PER_PAGE (RCQ_TOTAL_PER_PAGE - RCQ_NEXT_PAGE_DESC_CNT)
325 #define RCQ_TOTAL           (RCQ_TOTAL_PER_PAGE * RCQ_NUM_PAGES)
326 #define RCQ_USABLE          (RCQ_USABLE_PER_PAGE * RCQ_NUM_PAGES)
327 #define RCQ_MAX             (RCQ_TOTAL - 1)
328
329 #define RCQ_NEXT(x)                                               \
330     ((((x) & RCQ_USABLE_PER_PAGE) == (RCQ_USABLE_PER_PAGE - 1)) ? \
331      ((x) + 1 + RCQ_NEXT_PAGE_DESC_CNT) : ((x) + 1))
332 #define RCQ(x)      ((x) & RCQ_MAX)
333 #define RCQ_PAGE(x) (((x) & ~RCQ_USABLE_PER_PAGE) >> 7)
334 #define RCQ_IDX(x)  ((x) & RCQ_USABLE_PER_PAGE)
335
336 #if 0
337 #define NUM_RCQ_RINGS RCQ_NUM_PAGES
338 #define NUM_RCQ_BD    RCQ_TOTAL
339 #define MAX_RCQ_BD    RCQ_MAX
340 #define MAX_RCQ_AVAIL RCQ_USABLE
341 #endif
342
343 /*
344  * dropless fc calculations for RCQs
345  * Number of RCQs should be as number of buffers in BRB:
346  * Low threshold takes into account RCQ_NEXT_PAGE_DESC_CNT
347  * "next" elements on each page
348  */
349 #define NUM_RCQ_REQ(sc) \
350     BRB_SIZE(sc)
351 #define NUM_RCQ_PG_REQ(sc)                                              \
352     ((NUM_RCQ_REQ(sc) + RCQ_USABLE_PER_PAGE - 1) / RCQ_USABLE_PER_PAGE)
353 #define RCQ_TH_LO(sc)                              \
354     (NUM_RCQ_REQ(sc) +                             \
355      NUM_RCQ_PG_REQ(sc) * RCQ_NEXT_PAGE_DESC_CNT + \
356      FW_DROP_LEVEL(sc))
357 #define RCQ_TH_HI(sc)                      \
358     (RCQ_TH_LO(sc) + DROPLESS_FC_HEADROOM)
359
360 /* This is needed for determening of last_max */
361 #define SUB_S16(a, b) (int16_t)((int16_t)(a) - (int16_t)(b))
362
363 #define __SGE_MASK_SET_BIT(el, bit)               \
364     do {                                          \
365         (el) = ((el) | ((uint64_t)0x1 << (bit))); \
366     } while (0)
367
368 #define __SGE_MASK_CLEAR_BIT(el, bit)                \
369     do {                                             \
370         (el) = ((el) & (~((uint64_t)0x1 << (bit)))); \
371     } while (0)
372
373 #define SGE_MASK_SET_BIT(fp, idx)                                       \
374     __SGE_MASK_SET_BIT((fp)->sge_mask[(idx) >> RX_SGE_MASK_ELEM_SHIFT], \
375                        ((idx) & RX_SGE_MASK_ELEM_MASK))
376
377 #define SGE_MASK_CLEAR_BIT(fp, idx)                                       \
378     __SGE_MASK_CLEAR_BIT((fp)->sge_mask[(idx) >> RX_SGE_MASK_ELEM_SHIFT], \
379                          ((idx) & RX_SGE_MASK_ELEM_MASK))
380
381 /* Load / Unload modes */
382 #define LOAD_NORMAL       0
383 #define LOAD_OPEN         1
384 #define LOAD_DIAG         2
385 #define LOAD_LOOPBACK_EXT 3
386 #define UNLOAD_NORMAL     0
387 #define UNLOAD_CLOSE      1
388 #define UNLOAD_RECOVERY   2
389
390 /* Some constants... */
391 //#define MAX_PATH_NUM       2
392 //#define E2_MAX_NUM_OF_VFS  64
393 //#define E1H_FUNC_MAX       8
394 //#define E2_FUNC_MAX        4   /* per path */
395 #define MAX_VNIC_NUM       4
396 #define MAX_FUNC_NUM       8   /* common to all chips */
397 //#define MAX_NDSB           HC_SB_MAX_SB_E2 /* max non-default status block */
398 #define MAX_RSS_CHAINS     16 /* a constant for HW limit */
399 #define MAX_MSI_VECTOR     8  /* a constant for HW limit */
400
401 #define ILT_NUM_PAGE_ENTRIES 3072
402 /*
403  * 57710/11 we use whole table since we have 8 functions.
404  * 57712 we have only 4 functions, but use same size per func, so only half
405  * of the table is used.
406  */
407 #define ILT_PER_FUNC        (ILT_NUM_PAGE_ENTRIES / 8)
408 #define FUNC_ILT_BASE(func) (func * ILT_PER_FUNC)
409 /*
410  * the phys address is shifted right 12 bits and has an added
411  * 1=valid bit added to the 53rd bit
412  * then since this is a wide register(TM)
413  * we split it into two 32 bit writes
414  */
415 #define ONCHIP_ADDR1(x) ((uint32_t)(((uint64_t)x >> 12) & 0xFFFFFFFF))
416 #define ONCHIP_ADDR2(x) ((uint32_t)((1 << 20) | ((uint64_t)x >> 44)))
417
418 /* L2 header size + 2*VLANs (8 bytes) + LLC SNAP (8 bytes) */
419 #define ETH_HLEN                  14
420 #define ETH_OVERHEAD              (ETH_HLEN + 8 + 8)
421 #define ETH_MIN_PACKET_SIZE       60
422 #define ETH_MAX_PACKET_SIZE       ETHERMAXTU
423 #define ETH_MAX_JUMBO_PACKET_SIZE 9600
424 /* TCP with Timestamp Option (32) + IPv6 (40) */
425 #define ETH_MAX_TPA_HEADER_SIZE   72
426
427 /* max supported alignment is 256 (8 shift) */
428 //#define BXE_RX_ALIGN_SHIFT ((CACHE_LINE_SHIFT < 8) ? CACHE_LINE_SHIFT : 8)
429 #define BXE_RX_ALIGN_SHIFT 8
430 /* FW uses 2 cache lines alignment for start packet and size  */
431 #define BXE_FW_RX_ALIGN_START (1 << BXE_RX_ALIGN_SHIFT)
432 #define BXE_FW_RX_ALIGN_END   (1 << BXE_RX_ALIGN_SHIFT)
433
434 #define BXE_PXP_DRAM_ALIGN (BXE_RX_ALIGN_SHIFT - 5) /* XXX ??? */
435
436 struct bxe_bar {
437     struct resource    *resource;
438     int                rid;
439     bus_space_tag_t    tag;
440     bus_space_handle_t handle;
441     vm_offset_t        kva;
442 };
443
444 struct bxe_intr {
445     struct resource *resource;
446     int             rid;
447     void            *tag;
448 };
449
450 /* Used to manage DMA allocations. */
451 struct bxe_dma {
452     struct bxe_adapter  *sc;
453     bus_addr_t        paddr;
454     void              *vaddr;
455     bus_dma_tag_t     tag;
456     bus_dmamap_t      map;
457     bus_dma_segment_t seg;
458     bus_size_t        size;
459     int               nseg;
460     char              msg[32];
461 };
462
463 /* attn group wiring */
464 #define MAX_DYNAMIC_ATTN_GRPS 8
465
466 struct attn_route {
467     uint32_t sig[5];
468 };
469
470 struct iro {
471     uint32_t base;
472     uint16_t m1;
473     uint16_t m2;
474     uint16_t m3;
475     uint16_t size;
476 };
477
478 union bxe_host_hc_status_block {
479     /* pointer to fp status block e2 */
480     struct host_hc_status_block_e2  *e2_sb;
481     /* pointer to fp status block e1x */
482     struct host_hc_status_block_e1x *e1x_sb;
483 };
484
485 union bxe_db_prod {
486     struct doorbell_set_prod data;
487     uint32_t                 raw;
488 };
489
490 struct bxe_sw_tx_bd {
491     struct mbuf  *m;
492     bus_dmamap_t m_map;
493     uint16_t     first_bd;
494     uint8_t      flags;
495 /* set on the first BD descriptor when there is a split BD */
496 #define BXE_TSO_SPLIT_BD (1 << 0)
497 };
498
499 struct bxe_sw_rx_bd {
500     struct mbuf  *m;
501     bus_dmamap_t m_map;
502 };
503
504 struct bxe_sw_tpa_info {
505     struct bxe_sw_rx_bd bd;
506     bus_dma_segment_t   seg;
507     uint8_t             state;
508 #define BXE_TPA_STATE_START 1
509 #define BXE_TPA_STATE_STOP  2
510     uint8_t             placement_offset;
511     uint16_t            parsing_flags;
512     uint16_t            vlan_tag;
513     uint16_t            len_on_bd;
514 };
515
516 /*
517  * This is the HSI fastpath data structure. There can be up to MAX_RSS_CHAIN
518  * instances of the fastpath structure when using multiple queues.
519  */
520 struct bxe_fastpath {
521     /* pointer back to parent structure */
522     struct bxe_adapter *sc;
523     qlock_t tx_mtx;
524     char       tx_mtx_name[32];
525     qlock_t rx_mtx;
526     char       rx_mtx_name[32];
527 #define BXE_FP_TX_LOCK(fp)        qlock(&fp->tx_mtx)
528 #define BXE_FP_TX_UNLOCK(fp)      qunlock(&fp->tx_mtx)
529 #define BXE_FP_TX_LOCK_ASSERT(fp) mtx_assert(&fp->tx_mtx, MA_OWNED)
530
531 #define BXE_FP_RX_LOCK(fp)        qlock(&fp->rx_mtx)
532 #define BXE_FP_RX_UNLOCK(fp)      qunlock(&fp->rx_mtx)
533 #define BXE_FP_RX_LOCK_ASSERT(fp) mtx_assert(&fp->rx_mtx, MA_OWNED)
534
535     /* status block */
536     struct bxe_dma                 sb_dma;
537     union bxe_host_hc_status_block status_block;
538
539     /* transmit chain (tx bds) */
540     struct bxe_dma        tx_dma;
541     union eth_tx_bd_types *tx_chain;
542
543     /* receive chain (rx bds) */
544     struct bxe_dma   rx_dma;
545     struct eth_rx_bd *rx_chain;
546
547     /* receive completion queue chain (rcq bds) */
548     struct bxe_dma   rcq_dma;
549     union eth_rx_cqe *rcq_chain;
550
551     /* receive scatter/gather entry chain (for TPA) */
552     struct bxe_dma    rx_sge_dma;
553     struct eth_rx_sge *rx_sge_chain;
554
555     /* tx mbufs */
556     bus_dma_tag_t       tx_mbuf_tag;
557     struct bxe_sw_tx_bd tx_mbuf_chain[TX_BD_TOTAL];
558
559     /* rx mbufs */
560     bus_dma_tag_t       rx_mbuf_tag;
561     struct bxe_sw_rx_bd rx_mbuf_chain[RX_BD_TOTAL];
562     bus_dmamap_t        rx_mbuf_spare_map;
563
564     /* rx sge mbufs */
565     bus_dma_tag_t       rx_sge_mbuf_tag;
566     struct bxe_sw_rx_bd rx_sge_mbuf_chain[RX_SGE_TOTAL];
567     bus_dmamap_t        rx_sge_mbuf_spare_map;
568
569     /* rx tpa mbufs (use the larger size for TPA queue length) */
570     int                    tpa_enable; /* disabled per fastpath upon error */
571     struct bxe_sw_tpa_info rx_tpa_info[ETH_MAX_AGGREGATION_QUEUES_E1H_E2];
572     bus_dmamap_t           rx_tpa_info_mbuf_spare_map;
573     uint64_t               rx_tpa_queue_used;
574 #if 0
575     bus_dmamap_t      rx_tpa_mbuf_map[ETH_MAX_AGGREGATION_QUEUES_E1H_E2];
576     bus_dmamap_t      rx_tpa_mbuf_spare_map;
577     struct mbuf       *rx_tpa_mbuf_ptr[ETH_MAX_AGGREGATION_QUEUES_E1H_E2];
578     bus_dma_segment_t rx_tpa_mbuf_segs[ETH_MAX_AGGREGATION_QUEUES_E1H_E2];
579
580     uint8_t tpa_state[ETH_MAX_AGGREGATION_QUEUES_E1H_E2];
581 #endif
582
583     uint16_t *sb_index_values;
584     uint16_t *sb_running_index;
585     uint32_t ustorm_rx_prods_offset;
586
587     uint8_t igu_sb_id; /* status block number in HW */
588     uint8_t fw_sb_id;  /* status block number in FW */
589
590     uint32_t rx_buf_size;
591     int mbuf_alloc_size;
592
593     int state;
594 #define BXE_FP_STATE_CLOSED  0x01
595 #define BXE_FP_STATE_IRQ     0x02
596 #define BXE_FP_STATE_OPENING 0x04
597 #define BXE_FP_STATE_OPEN    0x08
598 #define BXE_FP_STATE_HALTING 0x10
599 #define BXE_FP_STATE_HALTED  0x20
600
601     /* reference back to this fastpath queue number */
602     uint8_t index; /* this is also the 'cid' */
603 #define FP_IDX(fp) (fp->index)
604
605     /* interrupt taskqueue (fast) */
606     struct task      tq_task;
607     struct taskqueue *tq;
608     char             tq_name[32];
609
610     /* ethernet client ID (each fastpath set of RX/TX/CQE is a client) */
611     uint8_t cl_id;
612 #define FP_CL_ID(fp) (fp->cl_id)
613     uint8_t cl_qzone_id;
614
615     uint16_t fp_hc_idx;
616
617     /* driver copy of the receive buffer descriptor prod/cons indices */
618     uint16_t rx_bd_prod;
619     uint16_t rx_bd_cons;
620
621     /* driver copy of the receive completion queue prod/cons indices */
622     uint16_t rx_cq_prod;
623     uint16_t rx_cq_cons;
624
625     union bxe_db_prod tx_db;
626
627     /* Transmit packet producer index (used in eth_tx_bd). */
628     uint16_t tx_pkt_prod;
629     uint16_t tx_pkt_cons;
630
631     /* Transmit buffer descriptor producer index. */
632     uint16_t tx_bd_prod;
633     uint16_t tx_bd_cons;
634
635 #if 0
636     /* status block number in hardware */
637     uint8_t sb_id;
638 #define FP_SB_ID(fp) (fp->sb_id)
639
640     /* driver copy of the fastpath CSTORM/USTORM indices */
641     uint16_t fp_c_idx;
642     uint16_t fp_u_idx;
643 #endif
644
645     uint64_t sge_mask[RX_SGE_MASK_LEN];
646     uint16_t rx_sge_prod;
647
648     struct tstorm_per_queue_stats old_tclient;
649     struct ustorm_per_queue_stats old_uclient;
650     struct xstorm_per_queue_stats old_xclient;
651     struct bxe_eth_q_stats        eth_q_stats;
652     struct bxe_eth_q_stats_old    eth_q_stats_old;
653
654     /* Pointer to the receive consumer in the status block */
655     uint16_t *rx_cq_cons_sb;
656
657     /* Pointer to the transmit consumer in the status block */
658     uint16_t *tx_cons_sb;
659
660     /* transmit timeout until chip reset */
661     int watchdog_timer;
662
663     /* Free/used buffer descriptor counters. */
664     //uint16_t used_tx_bd;
665
666     /* Last maximal completed SGE */
667     uint16_t last_max_sge;
668
669     //uint16_t rx_sge_free_idx;
670
671     //uint8_t segs;
672
673 #if __FreeBSD_version >= 800000
674 #define BXE_BR_SIZE 4096
675     struct buf_ring *tx_br;
676 #endif
677 }; /* struct bxe_fastpath */
678
679 /* sriov XXX */
680 #define BXE_MAX_NUM_OF_VFS 64
681 #define BXE_VF_CID_WND     0
682 #define BXE_CIDS_PER_VF    (1 << BXE_VF_CID_WND)
683 #define BXE_CLIENTS_PER_VF 1
684 #define BXE_FIRST_VF_CID   256
685 #define BXE_VF_CIDS        (BXE_MAX_NUM_OF_VFS * BXE_CIDS_PER_VF)
686 #define BXE_VF_ID_INVALID  0xFF
687 #define IS_SRIOV(sc) 0
688
689 #define GET_NUM_VFS_PER_PATH(sc) 0
690 #define GET_NUM_VFS_PER_PF(sc)   0
691
692 /* maximum number of fast-path interrupt contexts */
693 #define FP_SB_MAX_E1x 16
694 #define FP_SB_MAX_E2  HC_SB_MAX_SB_E2
695
696 #define MAX_CONTEXT 16 /* XXX taken from other fbsd source. */
697 union cdu_context {
698     struct eth_context eth;
699     char pad[1024];
700 };
701
702 /* CDU host DB constants */
703 #define CDU_ILT_PAGE_SZ_HW 2
704 #define CDU_ILT_PAGE_SZ    (8192 << CDU_ILT_PAGE_SZ_HW) /* 32K */
705 #define ILT_PAGE_CIDS      (CDU_ILT_PAGE_SZ / sizeof(union cdu_context))
706
707 #define CNIC_ISCSI_CID_MAX 256
708 #define CNIC_FCOE_CID_MAX  2048
709 #define CNIC_CID_MAX       (CNIC_ISCSI_CID_MAX + CNIC_FCOE_CID_MAX)
710 #define CNIC_ILT_LINES     DIV_ROUND_UP(CNIC_CID_MAX, ILT_PAGE_CIDS)
711
712 #define QM_ILT_PAGE_SZ_HW  0
713 #define QM_ILT_PAGE_SZ     (4096 << QM_ILT_PAGE_SZ_HW) /* 4K */
714 #define QM_CID_ROUND       1024
715
716 /* TM (timers) host DB constants */
717 #define TM_ILT_PAGE_SZ_HW  0
718 #define TM_ILT_PAGE_SZ     (4096 << TM_ILT_PAGE_SZ_HW) /* 4K */
719 /*#define TM_CONN_NUM        (CNIC_STARTING_CID+CNIC_ISCSI_CXT_MAX) */
720 #define TM_CONN_NUM        1024
721 #define TM_ILT_SZ          (8 * TM_CONN_NUM)
722 #define TM_ILT_LINES       DIV_ROUND_UP(TM_ILT_SZ, TM_ILT_PAGE_SZ)
723
724 /* SRC (Searcher) host DB constants */
725 #define SRC_ILT_PAGE_SZ_HW 0
726 #define SRC_ILT_PAGE_SZ    (4096 << SRC_ILT_PAGE_SZ_HW) /* 4K */
727 #define SRC_HASH_BITS      10
728 #define SRC_CONN_NUM       (1 << SRC_HASH_BITS) /* 1024 */
729 #define SRC_ILT_SZ         (sizeof(struct src_ent) * SRC_CONN_NUM)
730 #define SRC_T2_SZ          SRC_ILT_SZ
731 #define SRC_ILT_LINES      DIV_ROUND_UP(SRC_ILT_SZ, SRC_ILT_PAGE_SZ)
732
733 struct hw_context {
734     struct bxe_dma    vcxt_dma;
735     union cdu_context *vcxt;
736     //bus_addr_t        cxt_mapping;
737     size_t            size;
738 };
739
740 #define SM_RX_ID 0
741 #define SM_TX_ID 1
742
743 /* defines for multiple tx priority indices */
744 #define FIRST_TX_ONLY_COS_INDEX 1
745 #define FIRST_TX_COS_INDEX      0
746
747 #define CID_TO_FP(cid, sc) ((cid) % BXE_NUM_NON_CNIC_QUEUES(sc))
748
749 #define HC_INDEX_ETH_RX_CQ_CONS       1
750 #define HC_INDEX_OOO_TX_CQ_CONS       4
751 #define HC_INDEX_ETH_TX_CQ_CONS_COS0  5
752 #define HC_INDEX_ETH_TX_CQ_CONS_COS1  6
753 #define HC_INDEX_ETH_TX_CQ_CONS_COS2  7
754 #define HC_INDEX_ETH_FIRST_TX_CQ_CONS HC_INDEX_ETH_TX_CQ_CONS_COS0
755
756 /* congestion management fairness mode */
757 #define CMNG_FNS_NONE   0
758 #define CMNG_FNS_MINMAX 1
759
760 /* CMNG constants, as derived from system spec calculations */
761 /* default MIN rate in case VNIC min rate is configured to zero - 100Mbps */
762 #define DEF_MIN_RATE 100
763 /* resolution of the rate shaping timer - 400 usec */
764 #define RS_PERIODIC_TIMEOUT_USEC 400
765 /* number of bytes in single QM arbitration cycle -
766  * coefficient for calculating the fairness timer */
767 #define QM_ARB_BYTES 160000
768 /* resolution of Min algorithm 1:100 */
769 #define MIN_RES 100
770 /* how many bytes above threshold for the minimal credit of Min algorithm*/
771 #define MIN_ABOVE_THRESH 32768
772 /* fairness algorithm integration time coefficient -
773  * for calculating the actual Tfair */
774 #define T_FAIR_COEF ((MIN_ABOVE_THRESH + QM_ARB_BYTES) * 8 * MIN_RES)
775 /* memory of fairness algorithm - 2 cycles */
776 #define FAIR_MEM 2
777
778 #define HC_SEG_ACCESS_DEF   0 /* Driver decision 0-3 */
779 #define HC_SEG_ACCESS_ATTN  4
780 #define HC_SEG_ACCESS_NORM  0 /* Driver decision 0-1 */
781
782 /*
783  * The total number of L2 queues, MSIX vectors and HW contexts (CIDs) is
784  * control by the number of fast-path status blocks supported by the
785  * device (HW/FW). Each fast-path status block (FP-SB) aka non-default
786  * status block represents an independent interrupts context that can
787  * serve a regular L2 networking queue. However special L2 queues such
788  * as the FCoE queue do not require a FP-SB and other components like
789  * the CNIC may consume FP-SB reducing the number of possible L2 queues
790  *
791  * If the maximum number of FP-SB available is X then:
792  * a. If CNIC is supported it consumes 1 FP-SB thus the max number of
793  *    regular L2 queues is Y=X-1
794  * b. in MF mode the actual number of L2 queues is Y= (X-1/MF_factor)
795  * c. If the FCoE L2 queue is supported the actual number of L2 queues
796  *    is Y+1
797  * d. The number of irqs (MSIX vectors) is either Y+1 (one extra for
798  *    slow-path interrupts) or Y+2 if CNIC is supported (one additional
799  *    FP interrupt context for the CNIC).
800  * e. The number of HW context (CID count) is always X or X+1 if FCoE
801  *    L2 queue is supported. the cid for the FCoE L2 queue is always X.
802  *
803  * So this is quite simple for now as no ULPs are supported yet. :-)
804  */
805 #define BXE_NUM_QUEUES(sc)          ((sc)->num_queues)
806 #define BXE_NUM_ETH_QUEUES(sc)      BXE_NUM_QUEUES(sc)
807 #define BXE_NUM_NON_CNIC_QUEUES(sc) BXE_NUM_QUEUES(sc)
808 #define BXE_NUM_RX_QUEUES(sc)       BXE_NUM_QUEUES(sc)
809
810 #define FOR_EACH_QUEUE(sc, var)                          \
811     for ((var) = 0; (var) < BXE_NUM_QUEUES(sc); (var)++)
812
813 #define FOR_EACH_NONDEFAULT_QUEUE(sc, var)               \
814     for ((var) = 1; (var) < BXE_NUM_QUEUES(sc); (var)++)
815
816 #define FOR_EACH_ETH_QUEUE(sc, var)                          \
817     for ((var) = 0; (var) < BXE_NUM_ETH_QUEUES(sc); (var)++)
818
819 #define FOR_EACH_NONDEFAULT_ETH_QUEUE(sc, var)               \
820     for ((var) = 1; (var) < BXE_NUM_ETH_QUEUES(sc); (var)++)
821
822 #define FOR_EACH_COS_IN_TX_QUEUE(sc, var)           \
823     for ((var) = 0; (var) < (sc)->max_cos; (var)++)
824
825 #define FOR_EACH_CNIC_QUEUE(sc, var)     \
826     for ((var) = BXE_NUM_ETH_QUEUES(sc); \
827          (var) < BXE_NUM_QUEUES(sc);     \
828          (var)++)
829
830 enum {
831     OOO_IDX_OFFSET,
832     FCOE_IDX_OFFSET,
833     FWD_IDX_OFFSET,
834 };
835
836 #define FCOE_IDX(sc)              (BXE_NUM_NON_CNIC_QUEUES(sc) + FCOE_IDX_OFFSET)
837 #define bxe_fcoe_fp(sc)           (&sc->fp[FCOE_IDX(sc)])
838 #define bxe_fcoe(sc, var)         (bxe_fcoe_fp(sc)->var)
839 #define bxe_fcoe_inner_sp_obj(sc) (&sc->sp_objs[FCOE_IDX(sc)])
840 #define bxe_fcoe_sp_obj(sc, var)  (bxe_fcoe_inner_sp_obj(sc)->var)
841 #define bxe_fcoe_tx(sc, var)      (bxe_fcoe_fp(sc)->txdata_ptr[FIRST_TX_COS_INDEX]->var)
842
843 #define OOO_IDX(sc)               (BXE_NUM_NON_CNIC_QUEUES(sc) + OOO_IDX_OFFSET)
844 #define bxe_ooo_fp(sc)            (&sc->fp[OOO_IDX(sc)])
845 #define bxe_ooo(sc, var)          (bxe_ooo_fp(sc)->var)
846 #define bxe_ooo_inner_sp_obj(sc)  (&sc->sp_objs[OOO_IDX(sc)])
847 #define bxe_ooo_sp_obj(sc, var)   (bxe_ooo_inner_sp_obj(sc)->var)
848
849 #define FWD_IDX(sc)               (BXE_NUM_NON_CNIC_QUEUES(sc) + FWD_IDX_OFFSET)
850 #define bxe_fwd_fp(sc)            (&sc->fp[FWD_IDX(sc)])
851 #define bxe_fwd(sc, var)          (bxe_fwd_fp(sc)->var)
852 #define bxe_fwd_inner_sp_obj(sc)  (&sc->sp_objs[FWD_IDX(sc)])
853 #define bxe_fwd_sp_obj(sc, var)   (bxe_fwd_inner_sp_obj(sc)->var)
854 #define bxe_fwd_txdata(fp)        (fp->txdata_ptr[FIRST_TX_COS_INDEX])
855
856 #define IS_ETH_FP(fp)    ((fp)->index < BXE_NUM_ETH_QUEUES((fp)->sc))
857 #define IS_FCOE_FP(fp)   ((fp)->index == FCOE_IDX((fp)->sc))
858 #define IS_FCOE_IDX(idx) ((idx) == FCOE_IDX(sc))
859 #define IS_FWD_FP(fp)    ((fp)->index == FWD_IDX((fp)->sc))
860 #define IS_FWD_IDX(idx)  ((idx) == FWD_IDX(sc))
861 #define IS_OOO_FP(fp)    ((fp)->index == OOO_IDX((fp)->sc))
862 #define IS_OOO_IDX(idx)  ((idx) == OOO_IDX(sc))
863
864 enum {
865     BXE_PORT_QUERY_IDX,
866     BXE_PF_QUERY_IDX,
867     BXE_FCOE_QUERY_IDX,
868     BXE_FIRST_QUEUE_QUERY_IDX,
869 };
870
871 struct bxe_fw_stats_req {
872     struct stats_query_header hdr;
873     struct stats_query_entry  query[FP_SB_MAX_E1x +
874                                     BXE_FIRST_QUEUE_QUERY_IDX];
875 };
876
877 struct bxe_fw_stats_data {
878     struct stats_counter          storm_counters;
879     struct per_port_stats         port;
880     struct per_pf_stats           pf;
881     //struct fcoe_statistics_params fcoe;
882     struct per_queue_stats        queue_stats[1];
883 };
884
885 /* IGU MSIX STATISTICS on 57712: 64 for VFs; 4 for PFs; 4 for Attentions */
886 #define BXE_IGU_STAS_MSG_VF_CNT 64
887 #define BXE_IGU_STAS_MSG_PF_CNT 4
888
889 #define MAX_DMAE_C 8
890
891 /*
892  * For the main interface up/down code paths, a not-so-fine-grained CORE
893  * mutex lock is used. Inside this code are various calls to kernel routines
894  * that can cause a sleep to occur. Namely memory allocations and taskqueue
895  * handling. If using an MTX lock we are *not* allowed to sleep but we can
896  * with an SX lock. This define forces the CORE lock to use and SX lock.
897  * Undefine this and an MTX lock will be used instead. Note that the IOCTL
898  * path can cause problems since it's called by a non-sleepable thread. To
899  * alleviate a potential sleep, any IOCTL processing that results in the
900  * chip/interface being started/stopped/reinitialized, the actual work is
901  * offloaded to a taskqueue.
902  */
903 //#define BXE_CORE_LOCK_SX
904 // For AKAROS, we don't have sx.
905 #undef BXE_CORE_LOCK_SX
906
907 /*
908  * This is the slowpath data structure. It is mapped into non-paged memory
909  * so that the hardware can access it's contents directly and must be page
910  * aligned.
911  */
912 struct bxe_slowpath {
913
914 #if 0
915     /*
916      * The cdu_context array MUST be the first element in this
917      * structure. It is used during the leading edge ramrod
918      * operation.
919      */
920     union cdu_context context[MAX_CONTEXT];
921
922     /* Used as a DMA source for MAC configuration. */
923     struct mac_configuration_cmd    mac_config;
924     struct mac_configuration_cmd    mcast_config;
925 #endif
926
927     /* used by the DMAE command executer */
928     struct dmae_command dmae[MAX_DMAE_C];
929
930     /* statistics completion */
931     uint32_t stats_comp;
932
933     /* firmware defined statistics blocks */
934     union mac_stats        mac_stats;
935     struct nig_stats       nig_stats;
936     struct host_port_stats port_stats;
937     struct host_func_stats func_stats;
938     //struct host_func_stats func_stats_base;
939
940     /* DMAE completion value and data source/sink */
941     uint32_t wb_comp;
942     uint32_t wb_data[4];
943
944     union {
945         struct mac_configuration_cmd          e1x;
946         struct eth_classify_rules_ramrod_data e2;
947     } mac_rdata;
948
949     union {
950         struct tstorm_eth_mac_filter_config e1x;
951         struct eth_filter_rules_ramrod_data e2;
952     } rx_mode_rdata;
953
954     struct eth_rss_update_ramrod_data rss_rdata;
955
956     union {
957         struct mac_configuration_cmd           e1;
958         struct eth_multicast_rules_ramrod_data e2;
959     } mcast_rdata;
960
961     union {
962         struct function_start_data        func_start;
963         struct flow_control_configuration pfc_config; /* for DCBX ramrod */
964     } func_rdata;
965
966     /* Queue State related ramrods */
967     union {
968         struct client_init_ramrod_data   init_data;
969         struct client_update_ramrod_data update_data;
970     } q_rdata;
971
972     /*
973      * AFEX ramrod can not be a part of func_rdata union because these
974      * events might arrive in parallel to other events from func_rdata.
975      * If they were defined in the same union the data can get corrupted.
976      */
977     struct afex_vif_list_ramrod_data func_afex_rdata;
978
979     union drv_info_to_mcp drv_info_to_mcp;
980 }; /* struct bxe_slowpath */
981
982 /*
983  * Port specifc data structure.
984  */
985 struct bxe_port {
986     /*
987      * Port Management Function (for 57711E only).
988      * When this field is set the driver instance is
989      * responsible for managing port specifc
990      * configurations such as handling link attentions.
991      */
992     uint32_t pmf;
993
994     /* Ethernet maximum transmission unit. */
995     uint16_t ether_mtu;
996
997     uint32_t link_config[ELINK_LINK_CONFIG_SIZE];
998
999     uint32_t ext_phy_config;
1000
1001     /* Port feature config.*/
1002     uint32_t config;
1003
1004     /* Defines the features supported by the PHY. */
1005     uint32_t supported[ELINK_LINK_CONFIG_SIZE];
1006
1007     /* Defines the features advertised by the PHY. */
1008     uint32_t advertising[ELINK_LINK_CONFIG_SIZE];
1009 #define ADVERTISED_10baseT_Half    (1 << 1)
1010 #define ADVERTISED_10baseT_Full    (1 << 2)
1011 #define ADVERTISED_100baseT_Half   (1 << 3)
1012 #define ADVERTISED_100baseT_Full   (1 << 4)
1013 #define ADVERTISED_1000baseT_Half  (1 << 5)
1014 #define ADVERTISED_1000baseT_Full  (1 << 6)
1015 #define ADVERTISED_TP              (1 << 7)
1016 #define ADVERTISED_FIBRE           (1 << 8)
1017 #define ADVERTISED_Autoneg         (1 << 9)
1018 #define ADVERTISED_Asym_Pause      (1 << 10)
1019 #define ADVERTISED_Pause           (1 << 11)
1020 #define ADVERTISED_2500baseX_Full  (1 << 15)
1021 #define ADVERTISED_10000baseT_Full (1 << 16)
1022
1023     uint32_t    phy_addr;
1024
1025         qlock_t phy_mtx;
1026         char        phy_mtx_name[32];
1027
1028 #define BXE_PHY_LOCK(sc)          qlock(&sc->port.phy_mtx)
1029 #define BXE_PHY_UNLOCK(sc)        qunlock(&sc->port.phy_mtx)
1030 #define BXE_PHY_LOCK_ASSERT(sc)   mtx_assert(&sc->port.phy_mtx, MA_OWNED)
1031
1032     /*
1033      * MCP scratchpad address for port specific statistics.
1034      * The device is responsible for writing statistcss
1035      * back to the MCP for use with management firmware such
1036      * as UMP/NC-SI.
1037      */
1038     uint32_t port_stx;
1039
1040     struct nig_stats old_nig_stats;
1041 }; /* struct bxe_port */
1042
1043 struct bxe_mf_info {
1044     uint32_t mf_config[E1HVN_MAX];
1045
1046     uint32_t vnics_per_port;   /* 1, 2 or 4 */
1047     uint32_t multi_vnics_mode; /* can be set even if vnics_per_port = 1 */
1048     uint32_t path_has_ovlan;   /* MF mode in the path (can be different than the MF mode of the function */
1049
1050 #define IS_MULTI_VNIC(sc)  0 /*((sc)->devinfo.mf_info.multi_vnics_mode)*/
1051 #define VNICS_PER_PORT(sc) 1/*((sc)->devinfo.mf_info.vnics_per_port)*/
1052 #define VNICS_PER_PATH(sc) 1
1053   /*                                                        \
1054     ((sc)->devinfo.mf_info.vnics_per_port *                 \
1055      ((CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 1 ))
1056   */
1057
1058     uint8_t min_bw[MAX_VNIC_NUM];
1059     uint8_t max_bw[MAX_VNIC_NUM];
1060
1061     uint16_t ext_id; /* vnic outer vlan or VIF ID */
1062 #define VALID_OVLAN(ovlan) ((ovlan) <= 4096)
1063 #define INVALID_VIF_ID 0xFFFF
1064 #define OVLAN(sc) ((sc)->devinfo.mf_info.ext_id)
1065 #define VIF_ID(sc) ((sc)->devinfo.mf_info.ext_id)
1066
1067     uint16_t default_vlan;
1068 #define NIV_DEFAULT_VLAN(sc) ((sc)->devinfo.mf_info.default_vlan)
1069
1070     uint8_t niv_allowed_priorities;
1071 #define NIV_ALLOWED_PRIORITIES(sc) ((sc)->devinfo.mf_info.niv_allowed_priorities)
1072
1073     uint8_t niv_default_cos;
1074 #define NIV_DEFAULT_COS(sc) ((sc)->devinfo.mf_info.niv_default_cos)
1075
1076     uint8_t niv_mba_enabled;
1077
1078     enum mf_cfg_afex_vlan_mode afex_vlan_mode;
1079 #define AFEX_VLAN_MODE(sc) ((sc)->devinfo.mf_info.afex_vlan_mode)
1080     int                        afex_def_vlan_tag;
1081     uint32_t                   pending_max;
1082
1083     uint16_t flags;
1084 #define MF_INFO_VALID_MAC       0x0001
1085
1086     uint8_t mf_mode; /* Switch-Dependent or Switch-Independent */
1087 #define IS_MF(sc)                        \
1088     (IS_MULTI_VNIC(sc) &&                \
1089      ((sc)->devinfo.mf_info.mf_mode != 0))
1090 #define IS_MF_SD(sc)                                     \
1091     (IS_MULTI_VNIC(sc) &&                                \
1092      ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SD))
1093 #define IS_MF_SI(sc)                                     \
1094     (IS_MULTI_VNIC(sc) &&                                \
1095      ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_SI))
1096 #define IS_MF_AFEX(sc)                              \
1097     (IS_MULTI_VNIC(sc) &&                           \
1098      ((sc)->devinfo.mf_info.mf_mode == MULTI_FUNCTION_AFEX))
1099 #define IS_MF_SD_MODE(sc)   IS_MF_SD(sc)
1100 #define IS_MF_SI_MODE(sc)   IS_MF_SI(sc)
1101 #define IS_MF_AFEX_MODE(sc) IS_MF_AFEX(sc)
1102
1103     uint32_t mf_protos_supported;
1104     #define MF_PROTO_SUPPORT_ETHERNET 0x1
1105     #define MF_PROTO_SUPPORT_ISCSI    0x2
1106     #define MF_PROTO_SUPPORT_FCOE     0x4
1107 }; /* struct bxe_mf_info */
1108
1109 /* Device information data structure. */
1110 struct bxe_devinfo {
1111     /* PCIe info */
1112     uint16_t vendor_id;
1113     uint16_t device_id;
1114     uint16_t subvendor_id;
1115     uint16_t subdevice_id;
1116
1117     /*
1118      * chip_id = 0b'CCCCCCCCCCCCCCCCRRRRMMMMMMMMBBBB'
1119      *   C = Chip Number   (bits 16-31)
1120      *   R = Chip Revision (bits 12-15)
1121      *   M = Chip Metal    (bits 4-11)
1122      *   B = Chip Bond ID  (bits 0-3)
1123      */
1124     uint32_t chip_id;
1125 #define CHIP_ID(sc)           ((sc)->devinfo.chip_id & 0xffff0000)
1126 #define CHIP_NUM(sc)          ((sc)->devinfo.chip_id >> 16)
1127 /* device ids */
1128 #define CHIP_NUM_57710        0x164e
1129 #define CHIP_NUM_57711        0x164f
1130 #define CHIP_NUM_57711E       0x1650
1131 #define CHIP_NUM_57712        0x1662
1132 #define CHIP_NUM_57712_MF     0x1663
1133 #define CHIP_NUM_57712_VF     0x166f
1134 #define CHIP_NUM_57800        0x168a
1135 #define CHIP_NUM_57800_MF     0x16a5
1136 #define CHIP_NUM_57800_VF     0x16a9
1137 #define CHIP_NUM_57810        0x168e
1138 #define CHIP_NUM_57810_MF     0x16ae
1139 #define CHIP_NUM_57810_VF     0x16af
1140 #define CHIP_NUM_57811        0x163d
1141 #define CHIP_NUM_57811_MF     0x163e
1142 #define CHIP_NUM_57811_VF     0x163f
1143 #define CHIP_NUM_57840_OBS    0x168d
1144 #define CHIP_NUM_57840_OBS_MF 0x16ab
1145 #define CHIP_NUM_57840_4_10   0x16a1
1146 #define CHIP_NUM_57840_2_20   0x16a2
1147 #define CHIP_NUM_57840_MF     0x16a4
1148 #define CHIP_NUM_57840_VF     0x16ad
1149
1150 #define CHIP_REV_SHIFT      12
1151 #define CHIP_REV_MASK       (0xF << CHIP_REV_SHIFT)
1152 #define CHIP_REV(sc)        ((sc)->devinfo.chip_id & CHIP_REV_MASK)
1153
1154 #define CHIP_REV_Ax         (0x0 << CHIP_REV_SHIFT)
1155 #define CHIP_REV_Bx         (0x1 << CHIP_REV_SHIFT)
1156 #define CHIP_REV_Cx         (0x2 << CHIP_REV_SHIFT)
1157
1158 #define CHIP_REV_IS_SLOW(sc)    \
1159     (CHIP_REV(sc) > 0x00005000)
1160 #define CHIP_REV_IS_FPGA(sc)                              \
1161     (CHIP_REV_IS_SLOW(sc) && (CHIP_REV(sc) & 0x00001000))
1162 #define CHIP_REV_IS_EMUL(sc)                               \
1163     (CHIP_REV_IS_SLOW(sc) && !(CHIP_REV(sc) & 0x00001000))
1164 #define CHIP_REV_IS_ASIC(sc) \
1165     (!CHIP_REV_IS_SLOW(sc))
1166
1167 #define CHIP_METAL(sc)      ((sc->devinfo.chip_id) & 0x00000ff0)
1168 #define CHIP_BOND_ID(sc)    ((sc->devinfo.chip_id) & 0x0000000f)
1169
1170 #define CHIP_IS_E1(sc)      (CHIP_NUM(sc) == CHIP_NUM_57710)
1171 #define CHIP_IS_57710(sc)   (CHIP_NUM(sc) == CHIP_NUM_57710)
1172 #define CHIP_IS_57711(sc)   (CHIP_NUM(sc) == CHIP_NUM_57711)
1173 #define CHIP_IS_57711E(sc)  (CHIP_NUM(sc) == CHIP_NUM_57711E)
1174 #define CHIP_IS_E1H(sc)     ((CHIP_IS_57711(sc)) || \
1175                              (CHIP_IS_57711E(sc)))
1176 #define CHIP_IS_E1x(sc)     (CHIP_IS_E1((sc)) || \
1177                              CHIP_IS_E1H((sc)))
1178
1179 #define CHIP_IS_57712(sc)    (CHIP_NUM(sc) == CHIP_NUM_57712)
1180 #define CHIP_IS_57712_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57712_MF)
1181 #define CHIP_IS_57712_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57712_VF)
1182 #define CHIP_IS_E2(sc)       (CHIP_IS_57712(sc) ||  \
1183                               CHIP_IS_57712_MF(sc))
1184
1185 #define CHIP_IS_57800(sc)    (CHIP_NUM(sc) == CHIP_NUM_57800)
1186 #define CHIP_IS_57800_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57800_MF)
1187 #define CHIP_IS_57800_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57800_VF)
1188 #define CHIP_IS_57810(sc)    (CHIP_NUM(sc) == CHIP_NUM_57810)
1189 #define CHIP_IS_57810_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57810_MF)
1190 #define CHIP_IS_57810_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57810_VF)
1191 #define CHIP_IS_57811(sc)    (CHIP_NUM(sc) == CHIP_NUM_57811)
1192 #define CHIP_IS_57811_MF(sc) (CHIP_NUM(sc) == CHIP_NUM_57811_MF)
1193 #define CHIP_IS_57811_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57811_VF)
1194 #define CHIP_IS_57840(sc)    ((CHIP_NUM(sc) == CHIP_NUM_57840_OBS)  || \
1195                               (CHIP_NUM(sc) == CHIP_NUM_57840_4_10) || \
1196                               (CHIP_NUM(sc) == CHIP_NUM_57840_2_20))
1197 #define CHIP_IS_57840_MF(sc) ((CHIP_NUM(sc) == CHIP_NUM_57840_OBS_MF) || \
1198                               (CHIP_NUM(sc) == CHIP_NUM_57840_MF))
1199 #define CHIP_IS_57840_VF(sc) (CHIP_NUM(sc) == CHIP_NUM_57840_VF)
1200
1201 #define CHIP_IS_E3(sc)      (CHIP_IS_57800(sc)    || \
1202                              CHIP_IS_57800_MF(sc) || \
1203                              CHIP_IS_57800_VF(sc) || \
1204                              CHIP_IS_57810(sc)    || \
1205                              CHIP_IS_57810_MF(sc) || \
1206                              CHIP_IS_57810_VF(sc) || \
1207                              CHIP_IS_57811(sc)    || \
1208                              CHIP_IS_57811_MF(sc) || \
1209                              CHIP_IS_57811_VF(sc) || \
1210                              CHIP_IS_57840(sc)    || \
1211                              CHIP_IS_57840_MF(sc) || \
1212                              CHIP_IS_57840_VF(sc))
1213 #define CHIP_IS_E3A0(sc)    (CHIP_IS_E3(sc) &&              \
1214                              (CHIP_REV(sc) == CHIP_REV_Ax))
1215 #define CHIP_IS_E3B0(sc)    (CHIP_IS_E3(sc) &&              \
1216                              (CHIP_REV(sc) == CHIP_REV_Bx))
1217
1218 #define USES_WARPCORE(sc)   (CHIP_IS_E3(sc))
1219 #define CHIP_IS_E2E3(sc)    (CHIP_IS_E2(sc) || \
1220                              CHIP_IS_E3(sc))
1221
1222 #define CHIP_IS_MF_CAP(sc)  (CHIP_IS_57711E(sc)  ||  \
1223                              CHIP_IS_57712_MF(sc) || \
1224                              CHIP_IS_E3(sc))
1225
1226 #define IS_VF(sc)           (CHIP_IS_57712_VF(sc) || \
1227                              CHIP_IS_57800_VF(sc) || \
1228                              CHIP_IS_57810_VF(sc) || \
1229                              CHIP_IS_57840_VF(sc))
1230 #define IS_PF(sc)           (!IS_VF(sc))
1231
1232 /*
1233  * This define is used in two main places:
1234  * 1. In the early stages of nic_load, to know if to configure Parser/Searcher
1235  * to nic-only mode or to offload mode. Offload mode is configured if either
1236  * the chip is E1x (where NIC_MODE register is not applicable), or if cnic
1237  * already registered for this port (which means that the user wants storage
1238  * services).
1239  * 2. During cnic-related load, to know if offload mode is already configured
1240  * in the HW or needs to be configrued. Since the transition from nic-mode to
1241  * offload-mode in HW causes traffic coruption, nic-mode is configured only
1242  * in ports on which storage services where never requested.
1243  */
1244 #define CONFIGURE_NIC_MODE(sc) (!CHIP_IS_E1x(sc) && !CNIC_ENABLED(sc))
1245
1246     uint8_t  chip_port_mode;
1247 #define CHIP_4_PORT_MODE        0x0
1248 #define CHIP_2_PORT_MODE        0x1
1249 #define CHIP_PORT_MODE_NONE     0x2
1250 #define CHIP_PORT_MODE(sc)      ((sc)->devinfo.chip_port_mode)
1251 #define CHIP_IS_MODE_4_PORT(sc) (CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE)
1252
1253     uint8_t int_block;
1254 #define INT_BLOCK_HC            0
1255 #define INT_BLOCK_IGU           1
1256 #define INT_BLOCK_MODE_NORMAL   0
1257 #define INT_BLOCK_MODE_BW_COMP  2
1258 #define CHIP_INT_MODE_IS_NBC(sc)                          \
1259     (!CHIP_IS_E1x(sc) &&                                  \
1260      !((sc)->devinfo.int_block & INT_BLOCK_MODE_BW_COMP))
1261 #define CHIP_INT_MODE_IS_BC(sc) (!CHIP_INT_MODE_IS_NBC(sc))
1262
1263     uint32_t shmem_base;
1264     uint32_t shmem2_base;
1265     uint32_t bc_ver;
1266     char bc_ver_str[32];
1267     uint32_t mf_cfg_base; /* bootcode shmem address in BAR memory */
1268   struct bxe_mf_info mf_info;
1269
1270     int flash_size;
1271 #define NVRAM_1MB_SIZE      0x20000
1272 #define NVRAM_TIMEOUT_COUNT 30000
1273 #define NVRAM_PAGE_SIZE     256
1274
1275     /* PCIe capability information */
1276     uint32_t pcie_cap_flags;
1277 #define BXE_PM_CAPABLE_FLAG     0x00000001
1278 #define BXE_PCIE_CAPABLE_FLAG   0x00000002
1279 #define BXE_MSI_CAPABLE_FLAG    0x00000004
1280 #define BXE_MSIX_CAPABLE_FLAG   0x00000008
1281     uint16_t pcie_pm_cap_reg;
1282     uint16_t pcie_pcie_cap_reg;
1283     //uint16_t pcie_devctl;
1284     uint16_t pcie_link_width;
1285     uint16_t pcie_link_speed;
1286     uint16_t pcie_msi_cap_reg;
1287     uint16_t pcie_msix_cap_reg;
1288
1289     /* device configuration read from bootcode shared memory */
1290     uint32_t hw_config;
1291     uint32_t hw_config2;
1292 }; /* struct bxe_devinfo */
1293
1294 struct bxe_sp_objs {
1295     struct ecore_vlan_mac_obj mac_obj; /* MACs object */
1296     struct ecore_queue_sp_obj q_obj; /* Queue State object */
1297 }; /* struct bxe_sp_objs */
1298
1299 /*
1300  * Data that will be used to create a link report message. We will keep the
1301  * data used for the last link report in order to prevent reporting the same
1302  * link parameters twice.
1303  */
1304 struct bxe_link_report_data {
1305     uint16_t      line_speed;        /* Effective line speed */
1306     unsigned long link_report_flags; /* BXE_LINK_REPORT_XXX flags */
1307 };
1308 enum {
1309     BXE_LINK_REPORT_FULL_DUPLEX,
1310     BXE_LINK_REPORT_LINK_DOWN,
1311     BXE_LINK_REPORT_RX_FC_ON,
1312     BXE_LINK_REPORT_TX_FC_ON
1313 };
1314
1315 /* Top level device private data structure. */
1316
1317 struct bxe_adapter {
1318         /*
1319          * First entry must be a pointer to the BSD ifnet struct which
1320          * has a first element of 'void *if_softc' (which is us). XXX
1321          */
1322         if_t        ifp;
1323         TAILQ_ENTRY(bxe_adapter)                link9ns;
1324         /* OS defined structs */
1325         struct net_device *netdev;
1326         struct pci_device *pcidev;
1327         /* commonly used Plan 9 driver struct members. */
1328         struct ether                            *edev;
1329
1330         bool                                            active;
1331         spinlock_t                                      imlock;                         /* interrupt mask lock */
1332         spinlock_t                                      tlock;                          /* transmit lock */
1333         qlock_t                                         slock;                          /* stats */
1334         qlock_t                                         alock;                          /* attach */
1335         struct rendez                           rrendez;                        /* rproc rendez */
1336 #define Nstatistics 2
1337         unsigned int                            statistics[Nstatistics];
1338
1339         //struct net_device_stats net_stats;
1340         struct mii_if_info             media; /* network interface media structure */
1341         
1342         int             state; /* device state */
1343 #define BXE_STATE_CLOSED                 0x0000
1344 #define BXE_STATE_OPENING_WAITING_LOAD   0x1000
1345 #define BXE_STATE_OPENING_WAITING_PORT   0x2000
1346 #define BXE_STATE_OPEN                   0x3000
1347 #define BXE_STATE_CLOSING_WAITING_HALT   0x4000
1348 #define BXE_STATE_CLOSING_WAITING_DELETE 0x5000
1349 #define BXE_STATE_CLOSING_WAITING_UNLOAD 0x6000
1350 #define BXE_STATE_DISABLED               0xD000
1351 #define BXE_STATE_DIAG                   0xE000
1352 #define BXE_STATE_ERROR                  0xF000
1353         
1354         int flags;
1355 #define BXE_ONE_PORT_FLAG    0x00000001
1356 #define BXE_NO_ISCSI         0x00000002
1357 #define BXE_NO_FCOE          0x00000004
1358 #define BXE_ONE_PORT(sc)     (sc->flags & BXE_ONE_PORT_FLAG)
1359 //#define BXE_NO_WOL_FLAG      0x00000008
1360 //#define BXE_USING_DAC_FLAG   0x00000010
1361 //#define BXE_USING_MSIX_FLAG  0x00000020
1362 //#define BXE_USING_MSI_FLAG   0x00000040
1363 //#define BXE_DISABLE_MSI_FLAG 0x00000080
1364 #define BXE_NO_MCP_FLAG      0x00000200
1365 #define BXE_NOMCP(sc)        (sc->flags & BXE_NO_MCP_FLAG)
1366 //#define BXE_SAFC_TX_FLAG     0x00000400
1367 #define BXE_MF_FUNC_DIS      0x00000800
1368 #define BXE_TX_SWITCHING     0x00001000
1369         
1370         unsigned long debug; /* per-instance debug logging config */
1371         
1372 #define MAX_BARS 5
1373         struct bxe_bar bar[MAX_BARS]; /* map BARs 0, 2, 4 */
1374         
1375         uint16_t doorbell_size;
1376         
1377 #define PERIODIC_STOP 0
1378 #define PERIODIC_GO   1
1379         atomic_t periodic_flags;
1380         struct alarm_waiter *waiter;
1381
1382         /* chip start/stop/reset taskqueue */
1383 #define CHIP_TQ_NONE   0
1384 #define CHIP_TQ_START  1
1385 #define CHIP_TQ_STOP   2
1386 #define CHIP_TQ_REINIT 3
1387         atomic_t chip_tq_flags;
1388         struct task            chip_tq_task;
1389         struct taskqueue       *chip_tq;
1390         char                   chip_tq_name[32];
1391         
1392         /* slowpath interrupt taskqueue */
1393         struct task      sp_tq_task;
1394         struct taskqueue *sp_tq;
1395         char             sp_tq_name[32];
1396         
1397         /* set rx_mode asynchronous taskqueue */
1398         struct task      rx_mode_tq_task;
1399         struct taskqueue *rx_mode_tq;
1400         char             rx_mode_tq_name[32];
1401         struct bxe_fastpath fp[MAX_RSS_CHAINS];
1402         struct bxe_sp_objs  sp_objs[MAX_RSS_CHAINS];
1403         
1404
1405         uint8_t  unit; /* driver instance number */
1406         
1407         int pcie_bus;    /* PCIe bus number */
1408         int pcie_device; /* PCIe device/slot number */
1409         int pcie_func;   /* PCIe function number */
1410         
1411         uint8_t pfunc_rel; /* function relative */
1412         uint8_t pfunc_abs; /* function absolute */
1413         uint8_t path_id;   /* function absolute */
1414 #define SC_PATH(sc)     (sc->path_id)
1415 #define SC_PORT(sc)     (sc->pfunc_rel & 1)
1416 #define SC_FUNC(sc)     (sc->pfunc_rel)
1417 #define SC_ABS_FUNC(sc) (sc->pfunc_abs)
1418 #define SC_VN(sc)       (sc->pfunc_rel >> 1)
1419 #define SC_L_ID(sc)     (SC_VN(sc) << 2)
1420 #define PORT_ID(sc)     SC_PORT(sc)
1421 #define PATH_ID(sc)     SC_PATH(sc)
1422 #define VNIC_ID(sc)     SC_VN(sc)
1423 #define FUNC_ID(sc)     SC_FUNC(sc)
1424 #define ABS_FUNC_ID(sc) SC_ABS_FUNC(sc)
1425 #define SC_FW_MB_IDX_VN(sc, vn)                                \
1426     (SC_PORT(sc) + (vn) *                                      \
1427      ((CHIP_IS_E1x(sc) || (CHIP_IS_MODE_4_PORT(sc))) ? 2 : 1))
1428
1429 #define SC_FW_MB_IDX(sc) SC_FW_MB_IDX_VN(sc, SC_VN(sc))
1430         
1431         int if_capen; /* enabled interface capabilities */
1432         
1433         struct bxe_devinfo devinfo;
1434         char fw_ver_str[32];
1435         char mf_mode_str[32];
1436         char pci_link_str[32];
1437         const struct iro *iro_array;
1438         
1439 #ifdef BXE_CORE_LOCK_SX
1440         struct sx      core_sx;
1441         char           core_sx_name[32];
1442 #else
1443         qlock_t     core_mtx;
1444         char           core_mtx_name[32];
1445 #endif
1446         qlock_t     sp_mtx;
1447         char           sp_mtx_name[32];
1448         qlock_t     dmae_mtx;
1449         char           dmae_mtx_name[32];
1450         qlock_t     fwmb_mtx;
1451         char           fwmb_mtx_name[32];
1452         qlock_t     print_mtx;
1453         char           print_mtx_name[32];
1454         qlock_t     stats_mtx;
1455         char           stats_mtx_name[32];
1456         qlock_t     mcast_mtx;
1457         char           mcast_mtx_name[32];
1458         
1459 #ifdef BXE_CORE_LOCK_SX
1460 #define BXE_CORE_TRYLOCK(sc)      sx_try_xlock(&sc->core_sx)
1461 #define BXE_CORE_LOCK(sc)         sx_xlock(&sc->core_sx)
1462 #define BXE_CORE_UNLOCK(sc)       sx_xunlock(&sc->core_sx)
1463 #define BXE_CORE_LOCK_ASSERT(sc)  sx_assert(&sc->core_sx, SA_XLOCKED)
1464 #else
1465 #define BXE_CORE_TRYLOCK(sc)      canqlock(&sc->core_mtx)
1466 #define BXE_CORE_LOCK(sc)         qlock(&sc->core_mtx)
1467 #define BXE_CORE_UNLOCK(sc)       qunlock(&sc->core_mtx)
1468 #define BXE_CORE_LOCK_ASSERT(sc)  mtx_assert(&sc->core_mtx, MA_OWNED)
1469 #endif
1470
1471 #define BXE_SP_LOCK(sc)           qlock(&sc->sp_mtx)
1472 #define BXE_SP_UNLOCK(sc)         qunlock(&sc->sp_mtx)
1473 #define BXE_SP_LOCK_ASSERT(sc)    mtx_assert(&sc->sp_mtx, MA_OWNED)
1474
1475 #define BXE_DMAE_LOCK(sc)         qlock(&sc->dmae_mtx)
1476 #define BXE_DMAE_UNLOCK(sc)       qunlock(&sc->dmae_mtx)
1477 #define BXE_DMAE_LOCK_ASSERT(sc)  mtx_assert(&sc->dmae_mtx, MA_OWNED)
1478
1479 #define BXE_FWMB_LOCK(sc)         qlock(&sc->fwmb_mtx)
1480 #define BXE_FWMB_UNLOCK(sc)       qunlock(&sc->fwmb_mtx)
1481 #define BXE_FWMB_LOCK_ASSERT(sc)  mtx_assert(&sc->fwmb_mtx, MA_OWNED)
1482
1483 #define BXE_PRINT_LOCK(sc)        qlock(&sc->print_mtx)
1484 #define BXE_PRINT_UNLOCK(sc)      qunlock(&sc->print_mtx)
1485 #define BXE_PRINT_LOCK_ASSERT(sc) mtx_assert(&sc->print_mtx, MA_OWNED)
1486
1487 #define BXE_STATS_LOCK(sc)        qlock(&sc->stats_mtx)
1488 #define BXE_STATS_UNLOCK(sc)      qunlock(&sc->stats_mtx)
1489 #define BXE_STATS_LOCK_ASSERT(sc) mtx_assert(&sc->stats_mtx, MA_OWNED)
1490
1491 #define BXE_MCAST_LOCK(sc)        \
1492     do {                          \
1493             qlock(&sc->ifp->qlock); \
1494     } while (0)
1495 #define BXE_MCAST_UNLOCK(sc)        \
1496     do {                          \
1497             qunlock(&sc->ifp->qlock); \
1498     } while (0)
1499 #define BXE_MCAST_LOCK_ASSERT(sc) mtx_assert(&sc->mcast_mtx, MA_OWNED)
1500         
1501         int dmae_ready;
1502 #define DMAE_READY(sc) (sc->dmae_ready)
1503         
1504         struct ecore_credit_pool_obj vlans_pool;
1505         struct ecore_credit_pool_obj macs_pool;
1506         struct ecore_rx_mode_obj     rx_mode_obj;
1507         struct ecore_mcast_obj       mcast_obj;
1508         struct ecore_rss_config_obj  rss_conf_obj;
1509         struct ecore_func_sp_obj     func_obj;
1510
1511         uint16_t fw_seq;
1512         uint16_t fw_drv_pulse_wr_seq;
1513         uint32_t func_stx;
1514         
1515         struct elink_params         link_params;
1516         struct elink_vars           link_vars;
1517         uint32_t                    link_cnt;
1518         struct bxe_link_report_data last_reported_link;
1519         char mac_addr_str[32];
1520         
1521         int last_reported_link_state;
1522         
1523         int tx_ring_size;
1524         int rx_ring_size;
1525         int wol;
1526         
1527         int is_leader;
1528         int recovery_state;
1529 #define BXE_RECOVERY_DONE        1
1530 #define BXE_RECOVERY_INIT        2
1531 #define BXE_RECOVERY_WAIT        3
1532 #define BXE_RECOVERY_FAILED      4
1533 #define BXE_RECOVERY_NIC_LOADING 5
1534         
1535         uint32_t rx_mode;
1536 #define BXE_RX_MODE_NONE     0
1537 #define BXE_RX_MODE_NORMAL   1
1538 #define BXE_RX_MODE_ALLMULTI 2
1539 #define BXE_RX_MODE_PROMISC  3
1540 #define BXE_MAX_MULTICAST    64
1541         
1542         struct bxe_port port;
1543         
1544         struct cmng_init cmng;
1545         
1546         /* user configs */
1547         int      num_queues;
1548         int      max_rx_bufs;
1549         int      hc_rx_ticks;
1550         int      hc_tx_ticks;
1551         int      rx_budget;
1552         int      max_aggregation_size;
1553         int      mrrs;
1554         int      autogreeen;
1555 #define AUTO_GREEN_HW_DEFAULT 0
1556 #define AUTO_GREEN_FORCE_ON   1
1557 #define AUTO_GREEN_FORCE_OFF  2
1558         int      interrupt_mode;
1559 #define INTR_MODE_INTX 0
1560 #define INTR_MODE_MSI  1
1561 #define INTR_MODE_MSIX 2
1562         int      udp_rss;
1563         
1564         /* interrupt allocations */
1565         struct bxe_intr intr[MAX_RSS_CHAINS+1];
1566         int             intr_count;
1567         uint8_t         igu_dsb_id;
1568         uint8_t         igu_base_sb;
1569         uint8_t         igu_sb_cnt;
1570         //uint8_t         min_msix_vec_cnt;
1571         uint32_t        igu_base_addr;
1572         //bus_addr_t      def_status_blk_mapping;
1573         uint8_t         base_fw_ndsb;
1574 #define DEF_SB_IGU_ID 16
1575 #define DEF_SB_ID     HC_SP_SB_ID
1576         
1577         /* parent bus DMA tag  */
1578         bus_dma_tag_t parent_dma_tag;
1579         
1580         /* default status block */
1581         struct bxe_dma              def_sb_dma;
1582         struct host_sp_status_block *def_sb;
1583         uint16_t                    def_idx;
1584         uint16_t                    def_att_idx;
1585         uint32_t                    attn_state;
1586         struct attn_route           attn_group[MAX_DYNAMIC_ATTN_GRPS];
1587         
1588 /* general SP events - stats query, cfc delete, etc */
1589 #define HC_SP_INDEX_ETH_DEF_CONS         3
1590 /* EQ completions */
1591 #define HC_SP_INDEX_EQ_CONS              7
1592 /* FCoE L2 connection completions */
1593 #define HC_SP_INDEX_ETH_FCOE_TX_CQ_CONS  6
1594 #define HC_SP_INDEX_ETH_FCOE_RX_CQ_CONS  4
1595 /* iSCSI L2 */
1596 #define HC_SP_INDEX_ETH_ISCSI_CQ_CONS    5
1597 #define HC_SP_INDEX_ETH_ISCSI_RX_CQ_CONS 1
1598
1599         /* event queue */
1600         struct bxe_dma        eq_dma;
1601         union event_ring_elem *eq;
1602         uint16_t              eq_prod;
1603         uint16_t              eq_cons;
1604         uint16_t              *eq_cons_sb;
1605 #define NUM_EQ_PAGES     1 /* must be a power of 2 */
1606 #define EQ_DESC_CNT_PAGE (BCM_PAGE_SIZE / sizeof(union event_ring_elem))
1607 #define EQ_DESC_MAX_PAGE (EQ_DESC_CNT_PAGE - 1)
1608 #define NUM_EQ_DESC      (EQ_DESC_CNT_PAGE * NUM_EQ_PAGES)
1609 #define EQ_DESC_MASK     (NUM_EQ_DESC - 1)
1610 #define MAX_EQ_AVAIL     (EQ_DESC_MAX_PAGE * NUM_EQ_PAGES - 2)
1611 /* depends on EQ_DESC_CNT_PAGE being a power of 2 */
1612 #define NEXT_EQ_IDX(x)                                      \
1613     ((((x) & EQ_DESC_MAX_PAGE) == (EQ_DESC_MAX_PAGE - 1)) ? \
1614          ((x) + 2) : ((x) + 1))
1615 /* depends on the above and on NUM_EQ_PAGES being a power of 2 */
1616 #define EQ_DESC(x) ((x) & EQ_DESC_MASK)
1617
1618     /* slow path */
1619         struct bxe_dma      sp_dma;
1620         struct bxe_slowpath *sp;
1621         unsigned long       sp_state;
1622         
1623         /* slow path queue */
1624         struct bxe_dma spq_dma;
1625 struct eth_spe *spq;
1626 #define SP_DESC_CNT     (BCM_PAGE_SIZE / sizeof(struct eth_spe))
1627 #define MAX_SP_DESC_CNT (SP_DESC_CNT - 1)
1628 #define MAX_SPQ_PENDING 8
1629         
1630         uint16_t       spq_prod_idx;
1631         struct eth_spe *spq_prod_bd;
1632         struct eth_spe *spq_last_bd;
1633         uint16_t       *dsb_sp_prod;
1634         uint16_t       *spq_hw_con;
1635         uint16_t       spq_left;
1636         
1637         atomic_t eq_spq_left; /* COMMON_xxx ramrod credit */
1638         atomic_t cq_spq_left; /* ETH_xxx ramrod credit */
1639         
1640         /* fw decompression buffer */
1641         struct bxe_dma gz_buf_dma;
1642         void           *gz_buf;
1643         //    z_streamp      gz_strm;
1644         uint32_t       gz_outlen;
1645 #define GUNZIP_BUF(sc)    (sc->gz_buf)
1646 #define GUNZIP_OUTLEN(sc) (sc->gz_outlen)
1647 #define GUNZIP_PHYS(sc)   (sc->gz_buf_dma.paddr)
1648 #define FW_BUF_SIZE       0x40000
1649         
1650         const struct raw_op *init_ops;
1651         const uint16_t *init_ops_offsets; /* init block offsets inside init_ops */
1652         const uint32_t *init_data;        /* data blob, 32 bit granularity */
1653         uint32_t       init_mode_flags;
1654 #define INIT_MODE_FLAGS(sc) (sc->init_mode_flags)
1655         /* PRAM blobs - raw data */
1656         const uint8_t *tsem_int_table_data;
1657         const uint8_t *tsem_pram_data;
1658         const uint8_t *usem_int_table_data;
1659         const uint8_t *usem_pram_data;
1660         const uint8_t *xsem_int_table_data;
1661         const uint8_t *xsem_pram_data;
1662         const uint8_t *csem_int_table_data;
1663         const uint8_t *csem_pram_data;
1664 #define INIT_OPS(sc)                 (sc->init_ops)
1665 #define INIT_OPS_OFFSETS(sc)         (sc->init_ops_offsets)
1666 #define INIT_DATA(sc)                (sc->init_data)
1667 #define INIT_TSEM_INT_TABLE_DATA(sc) (sc->tsem_int_table_data)
1668 #define INIT_TSEM_PRAM_DATA(sc)      (sc->tsem_pram_data)
1669 #define INIT_USEM_INT_TABLE_DATA(sc) (sc->usem_int_table_data)
1670 #define INIT_USEM_PRAM_DATA(sc)      (sc->usem_pram_data)
1671 #define INIT_XSEM_INT_TABLE_DATA(sc) (sc->xsem_int_table_data)
1672 #define INIT_XSEM_PRAM_DATA(sc)      (sc->xsem_pram_data)
1673 #define INIT_CSEM_INT_TABLE_DATA(sc) (sc->csem_int_table_data)
1674 #define INIT_CSEM_PRAM_DATA(sc)      (sc->csem_pram_data)
1675
1676         /* ILT
1677          * For max 196 cids (64*3 + non-eth), 32KB ILT page size and 1KB
1678          * context size we need 8 ILT entries.
1679          */
1680 #define ILT_MAX_L2_LINES 8
1681         struct hw_context context[ILT_MAX_L2_LINES];
1682         struct ecore_ilt *ilt;
1683 #define ILT_MAX_LINES 256
1684         
1685 /* max supported number of RSS queues: IGU SBs minus one for CNIC */
1686 #define BXE_MAX_RSS_COUNT(sc) ((sc)->igu_sb_cnt - CNIC_SUPPORT(sc))
1687 /* max CID count: Max RSS * Max_Tx_Multi_Cos + FCoE + iSCSI */
1688 #if 1
1689 #define BXE_L2_MAX_CID(sc)                                              \
1690         (BXE_MAX_RSS_COUNT(sc) * ECORE_MULTI_TX_COS + 2 * CNIC_SUPPORT(sc))
1691 #else
1692 #define BXE_L2_MAX_CID(sc) /* OOO + FWD */                              \
1693         (BXE_MAX_RSS_COUNT(sc) * ECORE_MULTI_TX_COS + 4 * CNIC_SUPPORT(sc))
1694 #endif
1695 #if 1
1696 #define BXE_L2_CID_COUNT(sc)                                            \
1697         (BXE_NUM_ETH_QUEUES(sc) * ECORE_MULTI_TX_COS + 2 * CNIC_SUPPORT(sc))
1698 #else
1699 #define BXE_L2_CID_COUNT(sc) /* OOO + FWD */                            \
1700         (BXE_NUM_ETH_QUEUES(sc) * ECORE_MULTI_TX_COS + 4 * CNIC_SUPPORT(sc))
1701 #endif
1702 #define L2_ILT_LINES(sc)                                \
1703         (DIV_ROUND_UP(BXE_L2_CID_COUNT(sc), ILT_PAGE_CIDS))
1704         
1705         int qm_cid_count;
1706         
1707         uint8_t dropless_fc;
1708
1709 #if 0
1710         struct bxe_dma *t2;
1711 #endif
1712
1713         /* total number of FW statistics requests */
1714         uint8_t fw_stats_num;
1715         /*
1716          * This is a memory buffer that will contain both statistics ramrod
1717          * request and data.
1718          */
1719         struct bxe_dma fw_stats_dma;
1720         /*
1721          * FW statistics request shortcut (points at the beginning of fw_stats
1722          * buffer).
1723          */
1724         int                     fw_stats_req_size;
1725         struct bxe_fw_stats_req *fw_stats_req;
1726         bus_addr_t              fw_stats_req_mapping;
1727         /*
1728          * FW statistics data shortcut (points at the beginning of fw_stats
1729          * buffer + fw_stats_req_size).
1730          */
1731         int                      fw_stats_data_size;
1732         struct bxe_fw_stats_data *fw_stats_data;
1733         bus_addr_t               fw_stats_data_mapping;
1734         
1735         /* tracking a pending STAT_QUERY ramrod */
1736         uint16_t stats_pending;
1737         /* number of completed statistics ramrods */
1738         uint16_t stats_comp;
1739         uint16_t stats_counter;
1740         uint8_t  stats_init;
1741         int      stats_state;
1742
1743         struct bxe_eth_stats         eth_stats;
1744         struct host_func_stats       func_stats;
1745         struct bxe_eth_stats_old     eth_stats_old;
1746         struct bxe_net_stats_old     net_stats_old;
1747         struct bxe_fw_port_stats_old fw_stats_old;
1748         
1749         struct dmae_command stats_dmae; /* used by dmae command loader */
1750
1751         int                 executer_idx;
1752         
1753         int mtu;
1754         
1755         /* LLDP params */
1756         struct bxe_config_lldp_params lldp_config_params;
1757         /* DCB support on/off */
1758         int dcb_state;
1759 #define BXE_DCB_STATE_OFF 0
1760 #define BXE_DCB_STATE_ON  1
1761         /* DCBX engine mode */
1762         int dcbx_enabled;
1763 #define BXE_DCBX_ENABLED_OFF        0
1764 #define BXE_DCBX_ENABLED_ON_NEG_OFF 1
1765 #define BXE_DCBX_ENABLED_ON_NEG_ON  2
1766 #define BXE_DCBX_ENABLED_INVALID    -1
1767         uint8_t dcbx_mode_uset;
1768         struct bxe_config_dcbx_params dcbx_config_params;
1769         struct bxe_dcbx_port_params   dcbx_port_params;
1770         int dcb_version;
1771         
1772         uint8_t cnic_support;
1773         uint8_t cnic_enabled;
1774         uint8_t cnic_loaded;
1775 #define CNIC_SUPPORT(sc) 0 /* ((sc)->cnic_support) */
1776 #define CNIC_ENABLED(sc) 0 /* ((sc)->cnic_enabled) */
1777 #define CNIC_LOADED(sc)  0 /* ((sc)->cnic_loaded) */
1778         
1779         /* multiple tx classes of service */
1780         uint8_t max_cos;
1781 #define BXE_MAX_PRIORITY 8
1782         /* priority to cos mapping */
1783         uint8_t prio_to_cos[BXE_MAX_PRIORITY];
1784         
1785         int panic;
1786 }; /* struct bxe_adapter */
1787
1788 /* IOCTL sub-commands for edebug and firmware upgrade */
1789 #define BXE_IOC_RD_NVRAM        1
1790 #define BXE_IOC_WR_NVRAM        2
1791 #define BXE_IOC_STATS_SHOW_NUM  3
1792 #define BXE_IOC_STATS_SHOW_STR  4
1793 #define BXE_IOC_STATS_SHOW_CNT  5
1794
1795 struct bxe_nvram_data {
1796     uint32_t op; /* ioctl sub-command */
1797     uint32_t offset;
1798     uint32_t len;
1799     uint32_t value[1]; /* variable */
1800 };
1801
1802 union bxe_stats_show_data {
1803     uint32_t op; /* ioctl sub-command */
1804
1805     struct {
1806         uint32_t num; /* return number of stats */
1807         uint32_t len; /* length of each string item */
1808     } desc;
1809
1810     /* variable length... */
1811     char str[1]; /* holds names of desc.num stats, each desc.len in length */
1812
1813     /* variable length... */
1814     uint64_t stats[1]; /* holds all stats */
1815 };
1816
1817 /* function init flags */
1818 #define FUNC_FLG_RSS     0x0001
1819 #define FUNC_FLG_STATS   0x0002
1820 /* FUNC_FLG_UNMATCHED       0x0004 */
1821 #define FUNC_FLG_TPA     0x0008
1822 #define FUNC_FLG_SPQ     0x0010
1823 #define FUNC_FLG_LEADING 0x0020 /* PF only */
1824
1825 struct bxe_func_init_params {
1826     bus_addr_t fw_stat_map; /* (dma) valid if FUNC_FLG_STATS */
1827     bus_addr_t spq_map;     /* (dma) valid if FUNC_FLG_SPQ */
1828     uint16_t   func_flgs;
1829     uint16_t   func_id;     /* abs function id */
1830     uint16_t   pf_id;
1831     uint16_t   spq_prod;    /* valid if FUNC_FLG_SPQ */
1832 };
1833
1834 /* memory resources reside at BARs 0, 2, 4 */
1835 /* Run `pciconf -lb` to see mappings */
1836 #define BAR0 0
1837 #define BAR1 2
1838 #define BAR2 4
1839
1840 #define BXE_REG_NO_INLINE
1841 #ifdef BXE_REG_NO_INLINE
1842
1843 uint8_t bxe_reg_read8(struct bxe_adapter *sc, bus_size_t offset);
1844 uint16_t bxe_reg_read16(struct bxe_adapter *sc, bus_size_t offset);
1845 uint32_t bxe_reg_read32(struct bxe_adapter *sc, bus_size_t offset);
1846
1847 void bxe_reg_write8(struct bxe_adapter *sc, bus_size_t offset, uint8_t val);
1848 void bxe_reg_write16(struct bxe_adapter *sc, bus_size_t offset, uint16_t val);
1849 void bxe_reg_write32(struct bxe_adapter *sc, bus_size_t offset, uint32_t val);
1850
1851 #define REG_RD8(sc, offset)  bxe_reg_read8(sc, offset)
1852 #define REG_RD16(sc, offset) bxe_reg_read16(sc, offset)
1853 #define REG_RD32(sc, offset) bxe_reg_read32(sc, offset)
1854
1855 #define REG_WR8(sc, offset, val)  bxe_reg_write8(sc, offset, val)
1856 #define REG_WR16(sc, offset, val) bxe_reg_write16(sc, offset, val)
1857 #define REG_WR32(sc, offset, val) bxe_reg_write32(sc, offset, val)
1858
1859 #else /* not BXE_REG_NO_INLINE */
1860
1861 #define REG_WR8(sc, offset, val)            \
1862     bus_space_write_1(sc->bar[BAR0].tag,    \
1863                       sc->bar[BAR0].handle, \
1864                       offset, val)
1865
1866 #define REG_WR16(sc, offset, val)           \
1867     bus_space_write_2(sc->bar[BAR0].tag,    \
1868                       sc->bar[BAR0].handle, \
1869                       offset, val)
1870
1871 #define REG_WR32(sc, offset, val)           \
1872     bus_space_write_4(sc->bar[BAR0].tag,    \
1873                       sc->bar[BAR0].handle, \
1874                       offset, val)
1875
1876 #define REG_RD8(sc, offset)                \
1877     bus_space_read_1(sc->bar[BAR0].tag,    \
1878                      sc->bar[BAR0].handle, \
1879                      offset)
1880
1881 #define REG_RD16(sc, offset)               \
1882     bus_space_read_2(sc->bar[BAR0].tag,    \
1883                      sc->bar[BAR0].handle, \
1884                      offset)
1885
1886 #define REG_RD32(sc, offset)               \
1887     bus_space_read_4(sc->bar[BAR0].tag,    \
1888                      sc->bar[BAR0].handle, \
1889                      offset)
1890
1891 #endif /* BXE_REG_NO_INLINE */
1892
1893 #define REG_RD(sc, offset)      REG_RD32(sc, offset)
1894 #define REG_WR(sc, offset, val) REG_WR32(sc, offset, val)
1895
1896 #define REG_RD_IND(sc, offset)      bxe_reg_rd_ind(sc, offset)
1897 #define REG_WR_IND(sc, offset, val) bxe_reg_wr_ind(sc, offset, val)
1898
1899 #define BXE_SP(sc, var) (&(sc)->sp->var)
1900 #define BXE_SP_MAPPING(sc, var) \
1901     (sc->sp_dma.paddr + offsetof(struct bxe_slowpath, var))
1902
1903 #define BXE_FP(sc, nr, var) ((sc)->fp[(nr)].var)
1904 #define BXE_SP_OBJ(sc, fp) ((sc)->sp_objs[(fp)->index])
1905
1906 #if 0
1907 #define bxe_fp(sc, nr, var)   ((sc)->fp[nr].var)
1908 #define bxe_sp_obj(sc, fp)    ((sc)->sp_objs[(fp)->index])
1909 #define bxe_fp_stats(sc, fp)  (&(sc)->fp_stats[(fp)->index])
1910 #define bxe_fp_qstats(sc, fp) (&(sc)->fp_stats[(fp)->index].eth_q_stats)
1911 #endif
1912
1913 #define REG_RD_DMAE(sc, offset, valp, len32)               \
1914     do {                                                   \
1915         bxe_read_dmae(sc, offset, len32);                  \
1916         memcpy(valp, BXE_SP(sc, wb_data[0]), (len32) * 4); \
1917     } while (0)
1918
1919 #define REG_WR_DMAE(sc, offset, valp, len32)                            \
1920     do {                                                                \
1921         memcpy(BXE_SP(sc, wb_data[0]), valp, (len32) * 4);              \
1922         bxe_write_dmae(sc, BXE_SP_MAPPING(sc, wb_data), offset, len32); \
1923     } while (0)
1924
1925 #define REG_WR_DMAE_LEN(sc, offset, valp, len32) \
1926     REG_WR_DMAE(sc, offset, valp, len32)
1927
1928 #define REG_RD_DMAE_LEN(sc, offset, valp, len32) \
1929     REG_RD_DMAE(sc, offset, valp, len32)
1930
1931 #define VIRT_WR_DMAE_LEN(sc, data, addr, len32, le32_swap)         \
1932     do {                                                           \
1933         /* if (le32_swap) {                                     */ \
1934         /*    BLOGW(sc, "VIRT_WR_DMAE_LEN with le32_swap=1\n"); */ \
1935         /* }                                                    */ \
1936         memcpy(GUNZIP_BUF(sc), data, len32 * 4);                   \
1937         ecore_write_big_buf_wb(sc, addr, len32);                   \
1938     } while (0)
1939
1940 #define BXE_DB_MIN_SHIFT 3   /* 8 bytes */
1941 #define BXE_DB_SHIFT     7   /* 128 bytes */
1942 #if (BXE_DB_SHIFT < BXE_DB_MIN_SHIFT)
1943 #error "Minimum DB doorbell stride is 8"
1944 #endif
1945 #define DPM_TRIGGER_TYPE 0x40
1946 /* This could be screwed up (BAR1 == 2) */
1947 #define DOORBELL(sc, cid, val)                                              \
1948     do {                                                                    \
1949         bus_space_write_4(sc->bar[BAR1].tag, sc->bar[BAR1].handle,          \
1950                           ((sc->doorbell_size * (cid)) + DPM_TRIGGER_TYPE), \
1951                           (uint32_t)val);                                   \
1952     } while(0)
1953
1954 #define SHMEM_ADDR(sc, field)                                       \
1955     (sc->devinfo.shmem_base + offsetof(struct shmem_region, field))
1956 #define SHMEM_RD(sc, field)      REG_RD(sc, SHMEM_ADDR(sc, field))
1957 #define SHMEM_RD16(sc, field)    REG_RD16(sc, SHMEM_ADDR(sc, field))
1958 #define SHMEM_WR(sc, field, val) REG_WR(sc, SHMEM_ADDR(sc, field), val)
1959
1960 #define SHMEM2_ADDR(sc, field)                                        \
1961     (sc->devinfo.shmem2_base + offsetof(struct shmem2_region, field))
1962 #define SHMEM2_HAS(sc, field)                                            \
1963     (sc->devinfo.shmem2_base && (REG_RD(sc, SHMEM2_ADDR(sc, size)) >     \
1964                                  offsetof(struct shmem2_region, field)))
1965 #define SHMEM2_RD(sc, field)      REG_RD(sc, SHMEM2_ADDR(sc, field))
1966 #define SHMEM2_WR(sc, field, val) REG_WR(sc, SHMEM2_ADDR(sc, field), val)
1967
1968 #define MFCFG_ADDR(sc, field)                                  \
1969     (sc->devinfo.mf_cfg_base + offsetof(struct mf_cfg, field))
1970 #define MFCFG_RD(sc, field)      REG_RD(sc, MFCFG_ADDR(sc, field))
1971 #define MFCFG_RD16(sc, field)    REG_RD16(sc, MFCFG_ADDR(sc, field))
1972 #define MFCFG_WR(sc, field, val) REG_WR(sc, MFCFG_ADDR(sc, field), val)
1973
1974 /* DMAE command defines */
1975
1976 #define DMAE_TIMEOUT      -1
1977 #define DMAE_PCI_ERROR    -2 /* E2 and onward */
1978 #define DMAE_NOT_RDY      -3
1979 #define DMAE_PCI_ERR_FLAG 0x80000000
1980
1981 #define DMAE_SRC_PCI      0
1982 #define DMAE_SRC_GRC      1
1983
1984 #define DMAE_DST_NONE     0
1985 #define DMAE_DST_PCI      1
1986 #define DMAE_DST_GRC      2
1987
1988 #define DMAE_COMP_PCI     0
1989 #define DMAE_COMP_GRC     1
1990
1991 #define DMAE_COMP_REGULAR 0
1992 #define DMAE_COM_SET_ERR  1
1993
1994 #define DMAE_CMD_SRC_PCI (DMAE_SRC_PCI << DMAE_COMMAND_SRC_SHIFT)
1995 #define DMAE_CMD_SRC_GRC (DMAE_SRC_GRC << DMAE_COMMAND_SRC_SHIFT)
1996 #define DMAE_CMD_DST_PCI (DMAE_DST_PCI << DMAE_COMMAND_DST_SHIFT)
1997 #define DMAE_CMD_DST_GRC (DMAE_DST_GRC << DMAE_COMMAND_DST_SHIFT)
1998
1999 #define DMAE_CMD_C_DST_PCI (DMAE_COMP_PCI << DMAE_COMMAND_C_DST_SHIFT)
2000 #define DMAE_CMD_C_DST_GRC (DMAE_COMP_GRC << DMAE_COMMAND_C_DST_SHIFT)
2001
2002 #define DMAE_CMD_ENDIANITY_NO_SWAP   (0 << DMAE_COMMAND_ENDIANITY_SHIFT)
2003 #define DMAE_CMD_ENDIANITY_B_SWAP    (1 << DMAE_COMMAND_ENDIANITY_SHIFT)
2004 #define DMAE_CMD_ENDIANITY_DW_SWAP   (2 << DMAE_COMMAND_ENDIANITY_SHIFT)
2005 #define DMAE_CMD_ENDIANITY_B_DW_SWAP (3 << DMAE_COMMAND_ENDIANITY_SHIFT)
2006
2007 #define DMAE_CMD_PORT_0 0
2008 #define DMAE_CMD_PORT_1 DMAE_COMMAND_PORT
2009
2010 #define DMAE_SRC_PF 0
2011 #define DMAE_SRC_VF 1
2012
2013 #define DMAE_DST_PF 0
2014 #define DMAE_DST_VF 1
2015
2016 #define DMAE_C_SRC 0
2017 #define DMAE_C_DST 1
2018
2019 #define DMAE_LEN32_RD_MAX     0x80
2020 #define DMAE_LEN32_WR_MAX(sc) (CHIP_IS_E1(sc) ? 0x400 : 0x2000)
2021
2022 #define DMAE_COMP_VAL 0x60d0d0ae /* E2 and beyond, upper bit indicates error */
2023
2024 #define MAX_DMAE_C_PER_PORT 8
2025 #define INIT_DMAE_C(sc)     ((SC_PORT(sc) * MAX_DMAE_C_PER_PORT) + SC_VN(sc))
2026 #define PMF_DMAE_C(sc)      ((SC_PORT(sc) * MAX_DMAE_C_PER_PORT) + E1HVN_MAX)
2027
2028 static const uint32_t dmae_reg_go_c[] = {
2029     DMAE_REG_GO_C0,  DMAE_REG_GO_C1,  DMAE_REG_GO_C2,  DMAE_REG_GO_C3,
2030     DMAE_REG_GO_C4,  DMAE_REG_GO_C5,  DMAE_REG_GO_C6,  DMAE_REG_GO_C7,
2031     DMAE_REG_GO_C8,  DMAE_REG_GO_C9,  DMAE_REG_GO_C10, DMAE_REG_GO_C11,
2032     DMAE_REG_GO_C12, DMAE_REG_GO_C13, DMAE_REG_GO_C14, DMAE_REG_GO_C15
2033 };
2034
2035 #define ATTN_NIG_FOR_FUNC     (1L << 8)
2036 #define ATTN_SW_TIMER_4_FUNC  (1L << 9)
2037 #define GPIO_2_FUNC           (1L << 10)
2038 #define GPIO_3_FUNC           (1L << 11)
2039 #define GPIO_4_FUNC           (1L << 12)
2040 #define ATTN_GENERAL_ATTN_1   (1L << 13)
2041 #define ATTN_GENERAL_ATTN_2   (1L << 14)
2042 #define ATTN_GENERAL_ATTN_3   (1L << 15)
2043 #define ATTN_GENERAL_ATTN_4   (1L << 13)
2044 #define ATTN_GENERAL_ATTN_5   (1L << 14)
2045 #define ATTN_GENERAL_ATTN_6   (1L << 15)
2046 #define ATTN_HARD_WIRED_MASK  0xff00
2047 #define ATTENTION_ID          4
2048
2049 #define AEU_IN_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR \
2050     AEU_INPUTS_ATTN_BITS_PXPPCICLOCKCLIENT_PARITY_ERROR
2051
2052 #define MAX_IGU_ATTN_ACK_TO 100
2053
2054 #define STORM_ASSERT_ARRAY_SIZE 50
2055
2056 #define BXE_PMF_LINK_ASSERT(sc) \
2057     GENERAL_ATTEN_OFFSET(LINK_SYNC_ATTENTION_BIT_FUNC_0 + SC_FUNC(sc))
2058
2059 #define BXE_MC_ASSERT_BITS \
2060     (GENERAL_ATTEN_OFFSET(TSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
2061      GENERAL_ATTEN_OFFSET(USTORM_FATAL_ASSERT_ATTENTION_BIT) | \
2062      GENERAL_ATTEN_OFFSET(CSTORM_FATAL_ASSERT_ATTENTION_BIT) | \
2063      GENERAL_ATTEN_OFFSET(XSTORM_FATAL_ASSERT_ATTENTION_BIT))
2064
2065 #define BXE_MCP_ASSERT \
2066     GENERAL_ATTEN_OFFSET(MCP_FATAL_ASSERT_ATTENTION_BIT)
2067
2068 #define BXE_GRC_TIMEOUT GENERAL_ATTEN_OFFSET(LATCHED_ATTN_TIMEOUT_GRC)
2069 #define BXE_GRC_RSV     (GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCR) | \
2070                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCT) | \
2071                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCN) | \
2072                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCU) | \
2073                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RBCP) | \
2074                          GENERAL_ATTEN_OFFSET(LATCHED_ATTN_RSVD_GRC))
2075
2076 #define MULTI_MASK 0x7f
2077
2078 #define PFS_PER_PORT(sc)                               \
2079     ((CHIP_PORT_MODE(sc) == CHIP_4_PORT_MODE) ? 2 : 4)
2080 #define SC_MAX_VN_NUM(sc) PFS_PER_PORT(sc)
2081
2082 #define FIRST_ABS_FUNC_IN_PORT(sc)                    \
2083     ((CHIP_PORT_MODE(sc) == CHIP_PORT_MODE_NONE) ?    \
2084      PORT_ID(sc) : (PATH_ID(sc) + (2 * PORT_ID(sc))))
2085
2086 #define FOREACH_ABS_FUNC_IN_PORT(sc, i)            \
2087     for ((i) = FIRST_ABS_FUNC_IN_PORT(sc);         \
2088          (i) < MAX_FUNC_NUM;                       \
2089          (i) += (MAX_FUNC_NUM / PFS_PER_PORT(sc)))
2090
2091 #define BXE_SWCID_SHIFT 17
2092 #define BXE_SWCID_MASK  ((0x1 << BXE_SWCID_SHIFT) - 1)
2093
2094 #define SW_CID(x)  (le32_to_cpu(x) & BXE_SWCID_MASK)
2095 #define CQE_CMD(x) (le32_to_cpu(x) >> COMMON_RAMROD_ETH_RX_CQE_CMD_ID_SHIFT)
2096
2097 #define CQE_TYPE(cqe_fp_flags)   ((cqe_fp_flags) & ETH_FAST_PATH_RX_CQE_TYPE)
2098 #define CQE_TYPE_START(cqe_type) ((cqe_type) == RX_ETH_CQE_TYPE_ETH_START_AGG)
2099 #define CQE_TYPE_STOP(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_STOP_AGG)
2100 #define CQE_TYPE_SLOW(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_RAMROD)
2101 #define CQE_TYPE_FAST(cqe_type)  ((cqe_type) == RX_ETH_CQE_TYPE_ETH_FASTPATH)
2102
2103 /* must be used on a CID before placing it on a HW ring */
2104 #define HW_CID(sc, x) \
2105     ((SC_PORT(sc) << 23) | (SC_VN(sc) << BXE_SWCID_SHIFT) | (x))
2106
2107 #define SPEED_10    10
2108 #define SPEED_100   100
2109 #define SPEED_1000  1000
2110 #define SPEED_2500  2500
2111 #define SPEED_10000 10000
2112
2113 #define PCI_PM_D0    1
2114 #define PCI_PM_D3hot 2
2115
2116 #define bxe_test_bit(nr, addr) test_bit(nr, addr)
2117 #define bxe_set_bit(nr, addr) set_bit(nr, addr)
2118 #define bxe_clear_bit(nr, addr) clear_bit(nr, addr)
2119 #define bxe_test_and_set_bit(nr, addr) test_and_set_bit(nr, addr)
2120 #define bxe_test_and_clear_bit(nr, addr) test_and_clear_bit(nr, addr)
2121
2122 void bxe_reg_wr_ind(struct bxe_adapter *sc, uint32_t addr,
2123                     uint32_t val);
2124 uint32_t bxe_reg_rd_ind(struct bxe_adapter *sc, uint32_t addr);
2125
2126
2127 int bxe_dma_alloc(struct bxe_adapter *sc, bus_size_t size,
2128                   struct bxe_dma *dma, const char *msg);
2129 void bxe_dma_free(struct bxe_adapter *sc, struct bxe_dma *dma);
2130
2131 uint32_t bxe_dmae_opcode_add_comp(uint32_t opcode, uint8_t comp_type);
2132 uint32_t bxe_dmae_opcode_clr_src_reset(uint32_t opcode);
2133 uint32_t bxe_dmae_opcode(struct bxe_adapter *sc, uint8_t src_type,
2134                          uint8_t dst_type, uint8_t with_comp,
2135                          uint8_t comp_type);
2136 void bxe_post_dmae(struct bxe_adapter *sc, struct dmae_command *dmae, int idx);
2137 void bxe_read_dmae(struct bxe_adapter *sc, uint32_t src_addr, uint32_t len32);
2138 void bxe_write_dmae(struct bxe_adapter *sc, bus_addr_t dma_addr,
2139                     uint32_t dst_addr, uint32_t len32);
2140 void bxe_write_dmae_phys_len(struct bxe_adapter *sc, bus_addr_t phys_addr,
2141                              uint32_t addr, uint32_t len);
2142
2143 void bxe_set_ctx_validation(struct bxe_adapter *sc, struct eth_context *cxt,
2144                             uint32_t cid);
2145 void bxe_update_coalesce_sb_index(struct bxe_adapter *sc, uint8_t fw_sb_id,
2146                                   uint8_t sb_index, uint8_t disable,
2147                                   uint16_t usec);
2148
2149 int bxe_sp_post(struct bxe_adapter *sc, int command, int cid,
2150                 uint32_t data_hi, uint32_t data_lo, int cmd_type);
2151
2152 void bxe_igu_ack_sb(struct bxe_adapter *sc, uint8_t igu_sb_id,
2153                     uint8_t segment, uint16_t index, uint8_t op,
2154                     uint8_t update);
2155
2156 void ecore_init_e1_firmware(struct bxe_adapter *sc);
2157 void ecore_init_e1h_firmware(struct bxe_adapter *sc);
2158 void ecore_init_e2_firmware(struct bxe_adapter *sc);
2159
2160 void ecore_storm_memset_struct(struct bxe_adapter *sc, uint32_t addr,
2161                                size_t size, uint32_t *data);
2162
2163 /*********************/
2164 /* LOGGING AND DEBUG */
2165 /*********************/
2166
2167 /* debug logging codepaths */
2168 #define DBG_LOAD   0x00000001 /* load and unload    */
2169 #define DBG_INTR   0x00000002 /* interrupt handling */
2170 #define DBG_SP     0x00000004 /* slowpath handling  */
2171 #define DBG_STATS  0x00000008 /* stats updates      */
2172 #define DBG_TX     0x00000010 /* packet transmit    */
2173 #define DBG_RX     0x00000020 /* packet receive     */
2174 #define DBG_PHY    0x00000040 /* phy/link handling  */
2175 #define DBG_IOCTL  0x00000080 /* ioctl handling     */
2176 #define DBG_MBUF   0x00000100 /* dumping mbuf info  */
2177 #define DBG_REGS   0x00000200 /* register access    */
2178 #define DBG_LRO    0x00000400 /* lro processing     */
2179 #define DBG_ASSERT 0x80000000 /* debug assert       */
2180 #define DBG_ALL    0xFFFFFFFF /* flying monkeys     */
2181
2182 #define DBASSERT(sc, exp, msg)                         \
2183     do {                                               \
2184         if (__predict_false(sc->debug & DBG_ASSERT)) { \
2185             if (__predict_false(!(exp))) {             \
2186                 panic msg;                             \
2187             }                                          \
2188         }                                              \
2189     } while (0)
2190
2191 /* log a debug message */
2192 #define BLOGD(sc, codepath, format, args...)           \
2193     do {                                               \
2194         if (__predict_false(sc->debug & (codepath))) { \
2195             /*device_printf((sc)->dev,*/printk(                   \
2196                           "%s(%s:%d) " format,         \
2197                           __FUNCTION__,                \
2198                           __FILE__,                    \
2199                           __LINE__,                    \
2200                           ## args);                    \
2201         }                                              \
2202     } while(0)
2203
2204 /* log a info message */
2205 #define BLOGI(sc, format, args...) \
2206     do {                                       \
2207         if (__predict_false(sc->debug)) {      \
2208             /*device_printf((sc)->dev,*/printk(           \
2209                           "%s(%s:%d) " format, \
2210                           __FUNCTION__,        \
2211                           __FILE__,            \
2212                           __LINE__,            \
2213                           ## args);            \
2214         } else {                               \
2215             /*device_printf((sc)->dev,*/printk(           \
2216                           format,              \
2217                           ## args);            \
2218         }                                      \
2219     } while(0)
2220
2221 /* log a warning message */
2222 #define BLOGW(sc, format, args...) \
2223     do {                                                \
2224         if (__predict_false(sc->debug)) {               \
2225             /*device_printf((sc)->dev,*/printk(                    \
2226                           "%s(%s:%d) WARNING: " format, \
2227                           __FUNCTION__,                 \
2228                           __FILE__,                     \
2229                           __LINE__,                     \
2230                           ## args);                     \
2231         } else {                                        \
2232             /*device_printf((sc)->dev,*/printk(                    \
2233                           "WARNING: " format,           \
2234                           ## args);                     \
2235         }                                               \
2236     } while(0)
2237
2238 /* log a error message */
2239 #define BLOGE(sc, format, args...) \
2240     do {                                              \
2241         if (__predict_false(sc->debug)) {             \
2242             /*device_printf((sc)->dev,*/printk(                  \
2243                           "%s(%s:%d) ERROR: " format, \
2244                           __FUNCTION__,               \
2245                           __FILE__,                   \
2246                           __LINE__,                   \
2247                           ## args);                   \
2248         } else {                                      \
2249             /*device_printf((sc)->dev,*/printk(                  \
2250                           "ERROR: " format,           \
2251                           ## args);                   \
2252         }                                             \
2253     } while(0)
2254
2255 #ifdef ECORE_STOP_ON_ERROR
2256
2257 #define bxe_panic(sc, msg) \
2258     do {                   \
2259         panic(msg);         \
2260     } while (0)
2261
2262 #else
2263
2264 #define bxe_panic(sc, msg) \
2265     panic( "%s (%s,%d)\n", __FUNCTION__, __FILE__, __LINE__);
2266
2267 #endif
2268
2269 #define CATC_TRIGGER(sc, data) REG_WR((sc), 0x2000, (data));
2270 #define CATC_TRIGGER_START(sc) CATC_TRIGGER((sc), 0xcafecafe)
2271
2272 void bxe_dump_mem(struct bxe_adapter *sc, char *tag,
2273                   uint8_t *mem, uint32_t len);
2274 void bxe_dump_mbuf_data(struct bxe_adapter *sc, char *pTag,
2275                         struct mbuf *m, uint8_t contents);
2276
2277 /* Declared in bxe.c, init'd in pnp */
2278 extern qlock_t bxe_prev_mtx;
2279
2280 /***********/
2281 /* INLINES */
2282 /***********/
2283
2284 static inline uint32_t
2285 reg_poll(struct bxe_adapter *sc,
2286          uint32_t         reg,
2287          uint32_t         expected,
2288          int              ms,
2289          int              wait)
2290 {
2291     uint32_t val;
2292
2293     do {
2294         val = REG_RD(sc, reg);
2295         if (val == expected) {
2296             break;
2297         }
2298         ms -= wait;
2299         udelay(wait);
2300     } while (ms > 0);
2301
2302     return (val);
2303 }
2304
2305 static inline void
2306 bxe_update_fp_sb_idx(struct bxe_fastpath *fp)
2307 {
2308     mb(); /* status block is written to by the chip */
2309     fp->fp_hc_idx = fp->sb_running_index[SM_RX_ID];
2310 }
2311
2312 static inline void
2313 bxe_igu_ack_sb_gen(struct bxe_adapter *sc,
2314                    uint8_t          igu_sb_id,
2315                    uint8_t          segment,
2316                    uint16_t         index,
2317                    uint8_t          op,
2318                    uint8_t          update,
2319                    uint32_t         igu_addr)
2320 {
2321     struct igu_regular cmd_data = {0};
2322
2323     cmd_data.sb_id_and_flags =
2324         ((index << IGU_REGULAR_SB_INDEX_SHIFT) |
2325          (segment << IGU_REGULAR_SEGMENT_ACCESS_SHIFT) |
2326          (update << IGU_REGULAR_BUPDATE_SHIFT) |
2327          (op << IGU_REGULAR_ENABLE_INT_SHIFT));
2328
2329     BLOGD(sc, DBG_INTR, "write 0x%08x to IGU addr 0x%x\n",
2330             cmd_data.sb_id_and_flags, igu_addr);
2331     REG_WR(sc, igu_addr, cmd_data.sb_id_and_flags);
2332
2333     /* Make sure that ACK is written */
2334     bus_space_barrier(sc->bar[0].tag, sc->bar[0].handle, 0, 0,
2335                       BUS_SPACE_BARRIER_WRITE);
2336     mb();
2337 }
2338
2339 static inline void
2340 bxe_hc_ack_sb(struct bxe_adapter *sc,
2341               uint8_t          sb_id,
2342               uint8_t          storm,
2343               uint16_t         index,
2344               uint8_t          op,
2345               uint8_t          update)
2346 {
2347     uint32_t hc_addr = (HC_REG_COMMAND_REG + SC_PORT(sc)*32 +
2348                         COMMAND_REG_INT_ACK);
2349     struct igu_ack_register igu_ack;
2350
2351     igu_ack.status_block_index = index;
2352     igu_ack.sb_id_and_flags =
2353         ((sb_id << IGU_ACK_REGISTER_STATUS_BLOCK_ID_SHIFT) |
2354          (storm << IGU_ACK_REGISTER_STORM_ID_SHIFT) |
2355          (update << IGU_ACK_REGISTER_UPDATE_INDEX_SHIFT) |
2356          (op << IGU_ACK_REGISTER_INTERRUPT_MODE_SHIFT));
2357
2358     REG_WR(sc, hc_addr, (*(uint32_t *)&igu_ack));
2359
2360     /* Make sure that ACK is written */
2361     bus_space_barrier(sc->bar[0].tag, sc->bar[0].handle, 0, 0,
2362                       BUS_SPACE_BARRIER_WRITE);
2363     mb();
2364 }
2365
2366 static inline void
2367 bxe_ack_sb(struct bxe_adapter *sc,
2368            uint8_t          igu_sb_id,
2369            uint8_t          storm,
2370            uint16_t         index,
2371            uint8_t          op,
2372            uint8_t          update)
2373 {
2374     if (sc->devinfo.int_block == INT_BLOCK_HC)
2375         bxe_hc_ack_sb(sc, igu_sb_id, storm, index, op, update);
2376     else {
2377         uint8_t segment;
2378         if (CHIP_INT_MODE_IS_BC(sc)) {
2379             segment = storm;
2380         } else if (igu_sb_id != sc->igu_dsb_id) {
2381             segment = IGU_SEG_ACCESS_DEF;
2382         } else if (storm == ATTENTION_ID) {
2383             segment = IGU_SEG_ACCESS_ATTN;
2384         } else {
2385             segment = IGU_SEG_ACCESS_DEF;
2386         }
2387         bxe_igu_ack_sb(sc, igu_sb_id, segment, index, op, update);
2388     }
2389 }
2390
2391 static inline uint16_t
2392 bxe_hc_ack_int(struct bxe_adapter *sc)
2393 {
2394     uint32_t hc_addr = (HC_REG_COMMAND_REG + SC_PORT(sc)*32 +
2395                         COMMAND_REG_SIMD_MASK);
2396     uint32_t result = REG_RD(sc, hc_addr);
2397
2398     mb();
2399     return (result);
2400 }
2401
2402
2403 static inline uint16_t
2404 bxe_igu_ack_int(struct bxe_adapter *sc)
2405 {
2406
2407     uint32_t igu_addr = (BAR_IGU_INTMEM + IGU_REG_SISR_MDPC_WMASK_LSB_UPPER*8);
2408     uint32_t result = REG_RD(sc, igu_addr);
2409
2410     BLOGD(sc, DBG_INTR, "read 0x%08x from IGU addr 0x%x\n",
2411           result, igu_addr);
2412
2413     mb();
2414     return (result);
2415
2416     return 0;
2417 }
2418
2419 static inline uint16_t
2420 bxe_ack_int(struct bxe_adapter *sc)
2421 {
2422     mb();
2423
2424     if (sc->devinfo.int_block == INT_BLOCK_HC) {
2425         return (bxe_hc_ack_int(sc));
2426     } else {
2427         return (bxe_igu_ack_int(sc));
2428     }
2429
2430     return 0;
2431 }
2432
2433 static inline int
2434 func_by_vn(struct bxe_adapter *sc,
2435            int              vn)
2436 {
2437     return (2 * vn + SC_PORT(sc));
2438 }
2439
2440 /*
2441  * Statistics ID are global per chip/path, while Client IDs for E1x
2442  * are per port.
2443  */
2444 static inline uint8_t
2445 bxe_stats_id(struct bxe_fastpath *fp)
2446 {
2447     struct bxe_adapter *sc = fp->sc;
2448
2449     if (!CHIP_IS_E1x(sc)) {
2450 #if 0
2451         /* there are special statistics counters for FCoE 136..140 */
2452         if (IS_FCOE_FP(fp)) {
2453             return (sc->cnic_base_cl_id + (sc->pf_num >> 1));
2454         }
2455 #endif
2456         return (fp->cl_id);
2457     }
2458
2459     return (fp->cl_id + SC_PORT(sc) * FP_SB_MAX_E1x);
2460 }
2461
2462 #endif /* __BXE_H__ */
2463