BXE: Atomics
[akaros.git] / kern / drivers / net / bxe / bxe.c
1 /*-
2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
3  *
4  * Redistribution and use in source and binary forms, with or without
5  * modification, are permitted provided that the following conditions
6  * are met:
7  *
8  * 1. Redistributions of source code must retain the above copyright
9  *    notice, this list of conditions and the following disclaimer.
10  * 2. Redistributions in binary form must reproduce the above copyright
11  *    notice, this list of conditions and the following disclaimer in the
12  *    documentation and/or other materials provided with the distribution.
13  *
14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
24  * THE POSSIBILITY OF SUCH DAMAGE.
25  */
26
27 //__FBSDID("$FreeBSD: head/sys/dev/bxe/bxe.c 275358 2014-12-01 11:45:24Z hselasky $");
28
29 #define BXE_DRIVER_VERSION "1.78.78"
30
31 #include "bxe.h"
32 #include "ecore_sp.h"
33 #include "ecore_init.h"
34 #include "ecore_init_ops.h"
35
36 #include "57710_int_offsets.h"
37 #include "57711_int_offsets.h"
38 #include "57712_int_offsets.h"
39
40 /*
41  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
42  * explicitly here for older kernels that don't include this changeset.
43  */
44 #ifndef CTLTYPE_U64
45 #define CTLTYPE_U64      CTLTYPE_QUAD
46 #define sysctl_handle_64 sysctl_handle_quad
47 #endif
48
49 /*
50  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
51  * here as zero(0) for older kernels that don't include this changeset
52  * thereby masking the functionality.
53  */
54 #ifndef CSUM_TCP_IPV6
55 #define CSUM_TCP_IPV6 0
56 #define CSUM_UDP_IPV6 0
57 #endif
58
59 #define BXE_DEF_SB_ATT_IDX 0x0001
60 #define BXE_DEF_SB_IDX     0x0002
61
62 /*
63  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
64  * function HW initialization.
65  */
66 #define FLR_WAIT_USEC     10000 /* 10 msecs */
67 #define FLR_WAIT_INTERVAL 50    /* usecs */
68 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
69
70 struct pbf_pN_buf_regs {
71     int pN;
72     uint32_t init_crd;
73     uint32_t crd;
74     uint32_t crd_freed;
75 };
76
77 struct pbf_pN_cmd_regs {
78     int pN;
79     uint32_t lines_occup;
80     uint32_t lines_freed;
81 };
82
83 /*
84  * PCI Device ID Table used by bxe_probe().
85  */
86 #define BXE_DEVDESC_MAX 64
87 static struct bxe_device_type bxe_devs[] = {
88     {
89         BRCM_VENDORID,
90         CHIP_NUM_57710,
91         PCI_ANY_ID, PCI_ANY_ID,
92         "QLogic NetXtreme II BCM57710 10GbE"
93     },
94     {
95         BRCM_VENDORID,
96         CHIP_NUM_57711,
97         PCI_ANY_ID, PCI_ANY_ID,
98         "QLogic NetXtreme II BCM57711 10GbE"
99     },
100     {
101         BRCM_VENDORID,
102         CHIP_NUM_57711E,
103         PCI_ANY_ID, PCI_ANY_ID,
104         "QLogic NetXtreme II BCM57711E 10GbE"
105     },
106     {
107         BRCM_VENDORID,
108         CHIP_NUM_57712,
109         PCI_ANY_ID, PCI_ANY_ID,
110         "QLogic NetXtreme II BCM57712 10GbE"
111     },
112     {
113         BRCM_VENDORID,
114         CHIP_NUM_57712_MF,
115         PCI_ANY_ID, PCI_ANY_ID,
116         "QLogic NetXtreme II BCM57712 MF 10GbE"
117     },
118 #if 0
119     {
120         BRCM_VENDORID,
121         CHIP_NUM_57712_VF,
122         PCI_ANY_ID, PCI_ANY_ID,
123         "QLogic NetXtreme II BCM57712 VF 10GbE"
124     },
125 #endif
126     {
127         BRCM_VENDORID,
128         CHIP_NUM_57800,
129         PCI_ANY_ID, PCI_ANY_ID,
130         "QLogic NetXtreme II BCM57800 10GbE"
131     },
132     {
133         BRCM_VENDORID,
134         CHIP_NUM_57800_MF,
135         PCI_ANY_ID, PCI_ANY_ID,
136         "QLogic NetXtreme II BCM57800 MF 10GbE"
137     },
138 #if 0
139     {
140         BRCM_VENDORID,
141         CHIP_NUM_57800_VF,
142         PCI_ANY_ID, PCI_ANY_ID,
143         "QLogic NetXtreme II BCM57800 VF 10GbE"
144     },
145 #endif
146     {
147         BRCM_VENDORID,
148         CHIP_NUM_57810,
149         PCI_ANY_ID, PCI_ANY_ID,
150         "QLogic NetXtreme II BCM57810 10GbE"
151     },
152     {
153         BRCM_VENDORID,
154         CHIP_NUM_57810_MF,
155         PCI_ANY_ID, PCI_ANY_ID,
156         "QLogic NetXtreme II BCM57810 MF 10GbE"
157     },
158 #if 0
159     {
160         BRCM_VENDORID,
161         CHIP_NUM_57810_VF,
162         PCI_ANY_ID, PCI_ANY_ID,
163         "QLogic NetXtreme II BCM57810 VF 10GbE"
164     },
165 #endif
166     {
167         BRCM_VENDORID,
168         CHIP_NUM_57811,
169         PCI_ANY_ID, PCI_ANY_ID,
170         "QLogic NetXtreme II BCM57811 10GbE"
171     },
172     {
173         BRCM_VENDORID,
174         CHIP_NUM_57811_MF,
175         PCI_ANY_ID, PCI_ANY_ID,
176         "QLogic NetXtreme II BCM57811 MF 10GbE"
177     },
178 #if 0
179     {
180         BRCM_VENDORID,
181         CHIP_NUM_57811_VF,
182         PCI_ANY_ID, PCI_ANY_ID,
183         "QLogic NetXtreme II BCM57811 VF 10GbE"
184     },
185 #endif
186     {
187         BRCM_VENDORID,
188         CHIP_NUM_57840_4_10,
189         PCI_ANY_ID, PCI_ANY_ID,
190         "QLogic NetXtreme II BCM57840 4x10GbE"
191     },
192 #if 0
193     {
194         BRCM_VENDORID,
195         CHIP_NUM_57840_2_20,
196         PCI_ANY_ID, PCI_ANY_ID,
197         "QLogic NetXtreme II BCM57840 2x20GbE"
198     },
199 #endif
200     {
201         BRCM_VENDORID,
202         CHIP_NUM_57840_MF,
203         PCI_ANY_ID, PCI_ANY_ID,
204         "QLogic NetXtreme II BCM57840 MF 10GbE"
205     },
206 #if 0
207     {
208         BRCM_VENDORID,
209         CHIP_NUM_57840_VF,
210         PCI_ANY_ID, PCI_ANY_ID,
211         "QLogic NetXtreme II BCM57840 VF 10GbE"
212     },
213 #endif
214     {
215         0, 0, 0, 0, NULL
216     }
217 };
218
219 #warning "MALLOC_DECLARE?"
220 //MALLOC_DECLARE(M_BXE_ILT);
221 //MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
222
223 #if 0
224 /*
225  * FreeBSD device entry points.
226  */
227 static int bxe_probe(device_t);
228 static int bxe_attach(device_t);
229 static int bxe_detach(device_t);
230 static int bxe_shutdown(device_t);
231
232 /*
233  * FreeBSD KLD module/device interface event handler method.
234  */
235 static device_method_t bxe_methods[] = {
236     /* Device interface (device_if.h) */
237     DEVMETHOD(device_probe,     bxe_probe),
238     DEVMETHOD(device_attach,    bxe_attach),
239     DEVMETHOD(device_detach,    bxe_detach),
240     DEVMETHOD(device_shutdown,  bxe_shutdown),
241 #if 0
242     DEVMETHOD(device_suspend,   bxe_suspend),
243     DEVMETHOD(device_resume,    bxe_resume),
244 #endif
245     /* Bus interface (bus_if.h) */
246     DEVMETHOD(bus_print_child,  bus_generic_print_child),
247     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
248     KOBJMETHOD_END
249 };
250
251 #endif
252 //MTX_SYSINIT(bxe_prev_mtx, &bxe_prev_mtx, "bxe_prev_lock", MTX_DEF);
253 struct bxe_prev_list_node {
254     LIST_ENTRY(bxe_prev_list_node) node;
255     uint8_t bus;
256     uint8_t slot;
257     uint8_t path;
258     uint8_t aer; /* XXX automatic error recovery */
259     uint8_t undi;
260 };
261 //static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
262
263 /* Tunable device values... */
264
265 //SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
266
267 /* Debug */
268 unsigned long bxe_debug = 0;
269 //SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, CTLFLAG_RDTUN,
270 //             &bxe_debug, 0, "Debug logging mode");
271
272 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
273 static int bxe_interrupt_mode = INTR_MODE_MSIX;
274 //SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
275 //           &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
276
277 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
278 static int bxe_queue_count = 4;
279 //SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
280 //           &bxe_queue_count, 0, "Multi-Queue queue count");
281
282 /* max number of buffers per queue (default RX_BD_USABLE) */
283 static int bxe_max_rx_bufs = 0;
284 //SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
285 //           &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
286
287 /* Host interrupt coalescing RX tick timer (usecs) */
288 static int bxe_hc_rx_ticks = 25;
289 //SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
290 //           &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
291
292 /* Host interrupt coalescing TX tick timer (usecs) */
293 static int bxe_hc_tx_ticks = 50;
294 //SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
295 //           &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
296
297 /* Maximum number of Rx packets to process at a time */
298 static int bxe_rx_budget = 0xffffffff;
299 //SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
300 //           &bxe_rx_budget, 0, "Rx processing budget");
301
302 /* Maximum LRO aggregation size */
303 static int bxe_max_aggregation_size = 0;
304 //SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
305 //           &bxe_max_aggregation_size, 0, "max aggregation size");
306
307 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
308 static int bxe_mrrs = -1;
309 //SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
310 //           &bxe_mrrs, 0, "PCIe maximum read request size");
311
312 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
313 static int bxe_autogreeen = 0;
314 //SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
315 //           &bxe_autogreeen, 0, "AutoGrEEEn support");
316
317 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
318 static int bxe_udp_rss = 0;
319 //SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
320 //           &bxe_udp_rss, 0, "UDP RSS support");
321
322 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
323
324 #define STATS_OFFSET32(stat_name)                   \
325     (offsetof(struct bxe_eth_stats, stat_name) / 4)
326
327 #define Q_STATS_OFFSET32(stat_name)                   \
328     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
329
330 static const struct {
331     uint32_t offset;
332     uint32_t size;
333     uint32_t flags;
334 #define STATS_FLAGS_PORT  1
335 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
336 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
337     char string[STAT_NAME_LEN];
338 } bxe_eth_stats_arr[] = {
339     { STATS_OFFSET32(total_bytes_received_hi),
340                 8, STATS_FLAGS_BOTH, "rx_bytes" },
341     { STATS_OFFSET32(error_bytes_received_hi),
342                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
343     { STATS_OFFSET32(total_unicast_packets_received_hi),
344                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
345     { STATS_OFFSET32(total_multicast_packets_received_hi),
346                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
347     { STATS_OFFSET32(total_broadcast_packets_received_hi),
348                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
349     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
350                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
351     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
352                 8, STATS_FLAGS_PORT, "rx_align_errors" },
353     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
354                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
355     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
356                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
357     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
358                 8, STATS_FLAGS_PORT, "rx_fragments" },
359     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
360                 8, STATS_FLAGS_PORT, "rx_jabbers" },
361     { STATS_OFFSET32(no_buff_discard_hi),
362                 8, STATS_FLAGS_BOTH, "rx_discards" },
363     { STATS_OFFSET32(mac_filter_discard),
364                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
365     { STATS_OFFSET32(mf_tag_discard),
366                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
367     { STATS_OFFSET32(pfc_frames_received_hi),
368                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
369     { STATS_OFFSET32(pfc_frames_sent_hi),
370                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
371     { STATS_OFFSET32(brb_drop_hi),
372                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
373     { STATS_OFFSET32(brb_truncate_hi),
374                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
375     { STATS_OFFSET32(pause_frames_received_hi),
376                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
377     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
378                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
379     { STATS_OFFSET32(nig_timer_max),
380                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
381     { STATS_OFFSET32(total_bytes_transmitted_hi),
382                 8, STATS_FLAGS_BOTH, "tx_bytes" },
383     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
384                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
385     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
386                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
387     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
388                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
389     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
390                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
391     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
392                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
393     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
394                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
395     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
396                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
397     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
398                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
399     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
400                 8, STATS_FLAGS_PORT, "tx_deferred" },
401     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
402                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
403     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
404                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
405     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
406                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
407     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
408                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
409     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
410                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
411     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
412                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
413     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
414                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
415     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
416                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
417     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
418                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
419     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
420                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
421     { STATS_OFFSET32(pause_frames_sent_hi),
422                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
423     { STATS_OFFSET32(total_tpa_aggregations_hi),
424                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
425     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
426                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
427     { STATS_OFFSET32(total_tpa_bytes_hi),
428                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
429 #if 0
430     { STATS_OFFSET32(recoverable_error),
431                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
432     { STATS_OFFSET32(unrecoverable_error),
433                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
434 #endif
435     { STATS_OFFSET32(eee_tx_lpi),
436                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
437     { STATS_OFFSET32(rx_calls),
438                 4, STATS_FLAGS_FUNC, "rx_calls"},
439     { STATS_OFFSET32(rx_pkts),
440                 4, STATS_FLAGS_FUNC, "rx_pkts"},
441     { STATS_OFFSET32(rx_tpa_pkts),
442                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
443     { STATS_OFFSET32(rx_soft_errors),
444                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
445     { STATS_OFFSET32(rx_hw_csum_errors),
446                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
447     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
448                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
449     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
450                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
451     { STATS_OFFSET32(rx_budget_reached),
452                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
453     { STATS_OFFSET32(tx_pkts),
454                 4, STATS_FLAGS_FUNC, "tx_pkts"},
455     { STATS_OFFSET32(tx_soft_errors),
456                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
457     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
458                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
459     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
460                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
461     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
462                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
463     { STATS_OFFSET32(tx_ofld_frames_lso),
464                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
465     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
466                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
467     { STATS_OFFSET32(tx_encap_failures),
468                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
469     { STATS_OFFSET32(tx_hw_queue_full),
470                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
471     { STATS_OFFSET32(tx_hw_max_queue_depth),
472                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
473     { STATS_OFFSET32(tx_dma_mapping_failure),
474                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
475     { STATS_OFFSET32(tx_max_drbr_queue_depth),
476                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
477     { STATS_OFFSET32(tx_window_violation_std),
478                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
479     { STATS_OFFSET32(tx_window_violation_tso),
480                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
481 #if 0
482     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
483                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
484     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
485                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
486 #endif
487     { STATS_OFFSET32(tx_chain_lost_mbuf),
488                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
489     { STATS_OFFSET32(tx_frames_deferred),
490                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
491     { STATS_OFFSET32(tx_queue_xoff),
492                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
493     { STATS_OFFSET32(mbuf_defrag_attempts),
494                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
495     { STATS_OFFSET32(mbuf_defrag_failures),
496                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
497     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
498                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
499     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
500                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
501     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
502                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
503     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
504                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
505     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
506                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
507     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
508                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
509     { STATS_OFFSET32(mbuf_alloc_tx),
510                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
511     { STATS_OFFSET32(mbuf_alloc_rx),
512                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
513     { STATS_OFFSET32(mbuf_alloc_sge),
514                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
515     { STATS_OFFSET32(mbuf_alloc_tpa),
516                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
517 };
518
519 static const struct {
520     uint32_t offset;
521     uint32_t size;
522     char string[STAT_NAME_LEN];
523 } bxe_eth_q_stats_arr[] = {
524     { Q_STATS_OFFSET32(total_bytes_received_hi),
525                 8, "rx_bytes" },
526     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
527                 8, "rx_ucast_packets" },
528     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
529                 8, "rx_mcast_packets" },
530     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
531                 8, "rx_bcast_packets" },
532     { Q_STATS_OFFSET32(no_buff_discard_hi),
533                 8, "rx_discards" },
534     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
535                 8, "tx_bytes" },
536     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
537                 8, "tx_ucast_packets" },
538     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
539                 8, "tx_mcast_packets" },
540     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
541                 8, "tx_bcast_packets" },
542     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
543                 8, "tpa_aggregations" },
544     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
545                 8, "tpa_aggregated_frames"},
546     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
547                 8, "tpa_bytes"},
548     { Q_STATS_OFFSET32(rx_calls),
549                 4, "rx_calls"},
550     { Q_STATS_OFFSET32(rx_pkts),
551                 4, "rx_pkts"},
552     { Q_STATS_OFFSET32(rx_tpa_pkts),
553                 4, "rx_tpa_pkts"},
554     { Q_STATS_OFFSET32(rx_soft_errors),
555                 4, "rx_soft_errors"},
556     { Q_STATS_OFFSET32(rx_hw_csum_errors),
557                 4, "rx_hw_csum_errors"},
558     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
559                 4, "rx_ofld_frames_csum_ip"},
560     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
561                 4, "rx_ofld_frames_csum_tcp_udp"},
562     { Q_STATS_OFFSET32(rx_budget_reached),
563                 4, "rx_budget_reached"},
564     { Q_STATS_OFFSET32(tx_pkts),
565                 4, "tx_pkts"},
566     { Q_STATS_OFFSET32(tx_soft_errors),
567                 4, "tx_soft_errors"},
568     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
569                 4, "tx_ofld_frames_csum_ip"},
570     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
571                 4, "tx_ofld_frames_csum_tcp"},
572     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
573                 4, "tx_ofld_frames_csum_udp"},
574     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
575                 4, "tx_ofld_frames_lso"},
576     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
577                 4, "tx_ofld_frames_lso_hdr_splits"},
578     { Q_STATS_OFFSET32(tx_encap_failures),
579                 4, "tx_encap_failures"},
580     { Q_STATS_OFFSET32(tx_hw_queue_full),
581                 4, "tx_hw_queue_full"},
582     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
583                 4, "tx_hw_max_queue_depth"},
584     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
585                 4, "tx_dma_mapping_failure"},
586     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
587                 4, "tx_max_drbr_queue_depth"},
588     { Q_STATS_OFFSET32(tx_window_violation_std),
589                 4, "tx_window_violation_std"},
590     { Q_STATS_OFFSET32(tx_window_violation_tso),
591                 4, "tx_window_violation_tso"},
592 #if 0
593     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
594                 4, "tx_unsupported_tso_request_ipv6"},
595     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
596                 4, "tx_unsupported_tso_request_not_tcp"},
597 #endif
598     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
599                 4, "tx_chain_lost_mbuf"},
600     { Q_STATS_OFFSET32(tx_frames_deferred),
601                 4, "tx_frames_deferred"},
602     { Q_STATS_OFFSET32(tx_queue_xoff),
603                 4, "tx_queue_xoff"},
604     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
605                 4, "mbuf_defrag_attempts"},
606     { Q_STATS_OFFSET32(mbuf_defrag_failures),
607                 4, "mbuf_defrag_failures"},
608     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
609                 4, "mbuf_rx_bd_alloc_failed"},
610     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
611                 4, "mbuf_rx_bd_mapping_failed"},
612     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
613                 4, "mbuf_rx_tpa_alloc_failed"},
614     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
615                 4, "mbuf_rx_tpa_mapping_failed"},
616     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
617                 4, "mbuf_rx_sge_alloc_failed"},
618     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
619                 4, "mbuf_rx_sge_mapping_failed"},
620     { Q_STATS_OFFSET32(mbuf_alloc_tx),
621                 4, "mbuf_alloc_tx"},
622     { Q_STATS_OFFSET32(mbuf_alloc_rx),
623                 4, "mbuf_alloc_rx"},
624     { Q_STATS_OFFSET32(mbuf_alloc_sge),
625                 4, "mbuf_alloc_sge"},
626     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
627                 4, "mbuf_alloc_tpa"}
628 };
629
630 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
631 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
632
633
634 static void    bxe_cmng_fns_init(struct bxe_adapter *sc,
635                                  uint8_t          read_cfg,
636                                  uint8_t          cmng_type);
637 static int     bxe_get_cmng_fns_mode(struct bxe_adapter *sc);
638 static void    storm_memset_cmng(struct bxe_adapter *sc,
639                                  struct cmng_init *cmng,
640                                  uint8_t          port);
641 static void    bxe_set_reset_global(struct bxe_adapter *sc);
642 static void    bxe_set_reset_in_progress(struct bxe_adapter *sc);
643 static uint8_t bxe_reset_is_done(struct bxe_adapter *sc,
644                                  int              engine);
645 static uint8_t bxe_clear_pf_load(struct bxe_adapter *sc);
646 static uint8_t bxe_chk_parity_attn(struct bxe_adapter *sc,
647                                    uint8_t          *global,
648                                    uint8_t          print);
649 static void    bxe_int_disable(struct bxe_adapter *sc);
650 static int     bxe_release_leader_lock(struct bxe_adapter *sc);
651 static void    bxe_pf_disable(struct bxe_adapter *sc);
652 static void    bxe_free_fp_buffers(struct bxe_adapter *sc);
653 static inline void bxe_update_rx_prod(struct bxe_adapter    *sc,
654                                       struct bxe_fastpath *fp,
655                                       uint16_t            rx_bd_prod,
656                                       uint16_t            rx_cq_prod,
657                                       uint16_t            rx_sge_prod);
658 static void    bxe_link_report_locked(struct bxe_adapter *sc);
659 static void    bxe_link_report(struct bxe_adapter *sc);
660 static void    bxe_link_status_update(struct bxe_adapter *sc);
661 static void    bxe_periodic_callout_func(void *xsc);
662 static void    bxe_periodic_start(struct bxe_adapter *sc);
663 static void    bxe_periodic_stop(struct bxe_adapter *sc);
664 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
665                                     uint16_t prev_index,
666                                     uint16_t index);
667 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
668                                      int                 queue);
669 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
670                                      uint16_t            index);
671 static uint8_t bxe_txeof(struct bxe_adapter *sc,
672                          struct bxe_fastpath *fp);
673 static void    bxe_task_fp(struct bxe_fastpath *fp);
674 //static __noinline void bxe_dump_mbuf(struct bxe_adapter *sc,
675 //                                     struct mbuf      *m,
676 //                                     uint8_t          contents);
677 static int     bxe_alloc_mem(struct bxe_adapter *sc);
678 static void    bxe_free_mem(struct bxe_adapter *sc);
679 static int     bxe_alloc_fw_stats_mem(struct bxe_adapter *sc);
680 static void    bxe_free_fw_stats_mem(struct bxe_adapter *sc);
681 static int     bxe_interrupt_attach(struct bxe_adapter *sc);
682 static void    bxe_interrupt_detach(struct bxe_adapter *sc);
683 static void    bxe_set_rx_mode(struct bxe_adapter *sc);
684 static int     bxe_init_locked(struct bxe_adapter *sc);
685 static int     bxe_stop_locked(struct bxe_adapter *sc);
686 static __noinline int bxe_nic_load(struct bxe_adapter *sc,
687                                    int              load_mode);
688 static __noinline int bxe_nic_unload(struct bxe_adapter *sc,
689                                      uint32_t         unload_mode,
690                                      uint8_t          keep_link);
691
692 static void bxe_handle_sp_tq(void *context, int pending);
693 static void bxe_handle_rx_mode_tq(void *context, int pending);
694 static void bxe_handle_fp_tq(void *context, int pending);
695
696
697 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
698 uint32_t
699 calc_crc32(uint8_t  *crc32_packet,
700            uint32_t crc32_length,
701            uint32_t crc32_seed,
702            uint8_t  complement)
703 {
704    uint32_t byte         = 0;
705    uint32_t bit          = 0;
706    uint8_t  msb          = 0;
707    uint32_t temp         = 0;
708    uint32_t shft         = 0;
709    uint8_t  current_byte = 0;
710    uint32_t crc32_result = crc32_seed;
711    const uint32_t CRC32_POLY = 0x1edc6f41;
712
713    if ((crc32_packet == NULL) ||
714        (crc32_length == 0) ||
715        ((crc32_length % 8) != 0))
716     {
717         return (crc32_result);
718     }
719
720     for (byte = 0; byte < crc32_length; byte = byte + 1)
721     {
722         current_byte = crc32_packet[byte];
723         for (bit = 0; bit < 8; bit = bit + 1)
724         {
725             /* msb = crc32_result[31]; */
726             msb = (uint8_t)(crc32_result >> 31);
727
728             crc32_result = crc32_result << 1;
729
730             /* it (msb != current_byte[bit]) */
731             if (msb != (0x1 & (current_byte >> bit)))
732             {
733                 crc32_result = crc32_result ^ CRC32_POLY;
734                 /* crc32_result[0] = 1 */
735                 crc32_result |= 1;
736             }
737         }
738     }
739
740     /* Last step is to:
741      * 1. "mirror" every bit
742      * 2. swap the 4 bytes
743      * 3. complement each bit
744      */
745
746     /* Mirror */
747     temp = crc32_result;
748     shft = sizeof(crc32_result) * 8 - 1;
749
750     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
751     {
752         temp <<= 1;
753         temp |= crc32_result & 1;
754         shft-- ;
755     }
756
757     /* temp[31-bit] = crc32_result[bit] */
758     temp <<= shft;
759
760     /* Swap */
761     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
762     {
763         uint32_t t0, t1, t2, t3;
764         t0 = (0x000000ff & (temp >> 24));
765         t1 = (0x0000ff00 & (temp >> 8));
766         t2 = (0x00ff0000 & (temp << 8));
767         t3 = (0xff000000 & (temp << 24));
768         crc32_result = t0 | t1 | t2 | t3;
769     }
770
771     /* Complement */
772     if (complement)
773     {
774         crc32_result = ~crc32_result;
775     }
776
777     return (crc32_result);
778 }
779
780 /*
781  * Get DMA memory from the OS.
782  *
783  * Validates that the OS has provided DMA buffers in response to a
784  * bus_dmamap_load call and saves the physical address of those buffers.
785  * When the callback is used the OS will return 0 for the mapping function
786  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
787  * failures back to the caller.
788  *
789  * Returns:
790  *   Nothing.
791  */
792 static void
793 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
794 {
795 #if 0
796     struct bxe_dma *dma = arg;
797
798     if (error) {
799         dma->paddr = 0;
800         dma->nseg  = 0;
801         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
802     } else {
803         dma->paddr = segs->ds_addr;
804         dma->nseg  = nseg;
805 #if 0
806         BLOGD(dma->sc, DBG_LOAD,
807               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
808               dma->msg, dma->vaddr, (void *)dma->paddr,
809               dma->nseg, dma->size);
810 #endif
811     }
812 #endif
813 }
814
815 /*
816  * Allocate a block of memory and map it for DMA. No partial completions
817  * allowed and release any resources acquired if we can't acquire all
818  * resources.
819  *
820  * Returns:
821  *   0 = Success, !0 = Failure
822  */
823 int
824 bxe_dma_alloc(struct bxe_adapter *sc,
825               bus_size_t       size,
826               struct bxe_dma   *dma,
827               const char       *msg)
828 {
829 #if 0
830     int rc;
831
832     if (dma->size > 0) {
833         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
834               (unsigned long)dma->size);
835         return (1);
836     }
837
838     memset(dma, 0, sizeof(*dma)); /* sanity */
839     dma->sc   = sc;
840     dma->size = size;
841     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
842
843     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
844                             BCM_PAGE_SIZE,      /* alignment */
845                             0,                  /* boundary limit */
846                             BUS_SPACE_MAXADDR,  /* restricted low */
847                             BUS_SPACE_MAXADDR,  /* restricted hi */
848                             NULL,               /* addr filter() */
849                             NULL,               /* addr filter() arg */
850                             size,               /* max map size */
851                             1,                  /* num discontinuous */
852                             size,               /* max seg size */
853                             BUS_DMA_ALLOCNOW,   /* flags */
854                             NULL,               /* lock() */
855                             NULL,               /* lock() arg */
856                             &dma->tag);         /* returned dma tag */
857     if (rc != 0) {
858         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
859         memset(dma, 0, sizeof(*dma));
860         return (1);
861     }
862
863     rc = bus_dmamem_alloc(dma->tag,
864                           (void **)&dma->vaddr,
865                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
866                           &dma->map);
867     if (rc != 0) {
868         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
869         bus_dma_tag_destroy(dma->tag);
870         memset(dma, 0, sizeof(*dma));
871         return (1);
872     }
873
874     rc = bus_dmamap_load(dma->tag,
875                          dma->map,
876                          dma->vaddr,
877                          size,
878                          bxe_dma_map_addr, /* BLOGD in here */
879                          dma,
880                          BUS_DMA_NOWAIT);
881     if (rc != 0) {
882         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
883         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
884         bus_dma_tag_destroy(dma->tag);
885         memset(dma, 0, sizeof(*dma));
886         return (1);
887     }
888 #endif
889     return (0);
890 }
891
892 void
893 bxe_dma_free(struct bxe_adapter *sc,
894              struct bxe_dma   *dma)
895 {
896 #if 0
897     if (dma->size > 0) {
898 #if 0
899         BLOGD(sc, DBG_LOAD,
900               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
901               dma->msg, dma->vaddr, (void *)dma->paddr,
902               dma->nseg, dma->size);
903 #endif
904
905         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
906
907         bus_dmamap_sync(dma->tag, dma->map,
908                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
909         bus_dmamap_unload(dma->tag, dma->map);
910         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
911         bus_dma_tag_destroy(dma->tag);
912     }
913 #endif
914     memset(dma, 0, sizeof(*dma));
915 }
916
917 /*
918  * These indirect read and write routines are only during init.
919  * The locking is handled by the MCP.
920  */
921
922 void
923 bxe_reg_wr_ind(struct bxe_adapter *sc,
924                uint32_t         addr,
925                uint32_t         val)
926 {
927     pcidev_write32(sc->pcidev, PCICFG_GRC_ADDRESS, addr);
928     pcidev_write32(sc->pcidev, PCICFG_GRC_DATA, val);
929     pcidev_write32(sc->pcidev, PCICFG_GRC_ADDRESS, 0);
930 }
931
932 uint32_t
933 bxe_reg_rd_ind(struct bxe_adapter *sc,
934                uint32_t         addr)
935 {
936     uint32_t val;
937
938     pcidev_write32(sc->pcidev, PCICFG_GRC_ADDRESS, addr);
939     val = pcidev_read32(sc->pcidev, PCICFG_GRC_DATA);
940     pcidev_write32(sc->pcidev, PCICFG_GRC_ADDRESS, 0);
941
942     return (val);
943 }
944
945 #if 0
946 void bxe_dp_dmae(struct bxe_adapter *sc, struct dmae_command *dmae, int msglvl)
947 {
948     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
949
950     switch (dmae->opcode & DMAE_COMMAND_DST) {
951     case DMAE_CMD_DST_PCI:
952         if (src_type == DMAE_CMD_SRC_PCI)
953             DP(msglvl, "DMAE: opcode 0x%08x\n"
954                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
955                "comp_addr [%x:%08x], comp_val 0x%08x\n",
956                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
957                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
958                dmae->comp_addr_hi, dmae->comp_addr_lo,
959                dmae->comp_val);
960         else
961             DP(msglvl, "DMAE: opcode 0x%08x\n"
962                "src [%08x], len [%d*4], dst [%x:%08x]\n"
963                "comp_addr [%x:%08x], comp_val 0x%08x\n",
964                dmae->opcode, dmae->src_addr_lo >> 2,
965                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
966                dmae->comp_addr_hi, dmae->comp_addr_lo,
967                dmae->comp_val);
968         break;
969     case DMAE_CMD_DST_GRC:
970         if (src_type == DMAE_CMD_SRC_PCI)
971             DP(msglvl, "DMAE: opcode 0x%08x\n"
972                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
973                "comp_addr [%x:%08x], comp_val 0x%08x\n",
974                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
975                dmae->len, dmae->dst_addr_lo >> 2,
976                dmae->comp_addr_hi, dmae->comp_addr_lo,
977                dmae->comp_val);
978         else
979             DP(msglvl, "DMAE: opcode 0x%08x\n"
980                "src [%08x], len [%d*4], dst [%08x]\n"
981                "comp_addr [%x:%08x], comp_val 0x%08x\n",
982                dmae->opcode, dmae->src_addr_lo >> 2,
983                dmae->len, dmae->dst_addr_lo >> 2,
984                dmae->comp_addr_hi, dmae->comp_addr_lo,
985                dmae->comp_val);
986         break;
987     default:
988         if (src_type == DMAE_CMD_SRC_PCI)
989             DP(msglvl, "DMAE: opcode 0x%08x\n"
990                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
991                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
992                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
993                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
994                dmae->comp_val);
995         else
996             DP(msglvl, "DMAE: opcode 0x%08x\n"
997                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
998                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
999                dmae->opcode, dmae->src_addr_lo >> 2,
1000                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1001                dmae->comp_val);
1002         break;
1003     }
1004
1005 }
1006 #endif
1007
1008 static int
1009 bxe_acquire_hw_lock(struct bxe_adapter *sc,
1010                     uint32_t         resource)
1011 {
1012     uint32_t lock_status;
1013     uint32_t resource_bit = (1 << resource);
1014     int func = SC_FUNC(sc);
1015     uint32_t hw_lock_control_reg;
1016     int cnt;
1017
1018     /* validate the resource is within range */
1019     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1020         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1021         return (-1);
1022     }
1023
1024     if (func <= 5) {
1025         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1026     } else {
1027         hw_lock_control_reg =
1028                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1029     }
1030
1031     /* validate the resource is not already taken */
1032     lock_status = REG_RD(sc, hw_lock_control_reg);
1033     if (lock_status & resource_bit) {
1034         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1035               lock_status, resource_bit);
1036         return (-1);
1037     }
1038
1039     /* try every 5ms for 5 seconds */
1040     for (cnt = 0; cnt < 1000; cnt++) {
1041         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1042         lock_status = REG_RD(sc, hw_lock_control_reg);
1043         if (lock_status & resource_bit) {
1044             return (0);
1045         }
1046         udelay(5000);
1047     }
1048
1049     BLOGE(sc, "Resource lock timeout!\n");
1050     return (-1);
1051 }
1052
1053 static int
1054 bxe_release_hw_lock(struct bxe_adapter *sc,
1055                     uint32_t         resource)
1056 {
1057     uint32_t lock_status;
1058     uint32_t resource_bit = (1 << resource);
1059     int func = SC_FUNC(sc);
1060     uint32_t hw_lock_control_reg;
1061
1062     /* validate the resource is within range */
1063     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1064         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1065         return (-1);
1066     }
1067
1068     if (func <= 5) {
1069         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1070     } else {
1071         hw_lock_control_reg =
1072                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1073     }
1074
1075     /* validate the resource is currently taken */
1076     lock_status = REG_RD(sc, hw_lock_control_reg);
1077     if (!(lock_status & resource_bit)) {
1078         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1079               lock_status, resource_bit);
1080         return (-1);
1081     }
1082
1083     REG_WR(sc, hw_lock_control_reg, resource_bit);
1084     return (0);
1085 }
1086
1087 /*
1088  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1089  * had we done things the other way around, if two pfs from the same port
1090  * would attempt to access nvram at the same time, we could run into a
1091  * scenario such as:
1092  * pf A takes the port lock.
1093  * pf B succeeds in taking the same lock since they are from the same port.
1094  * pf A takes the per pf misc lock. Performs eeprom access.
1095  * pf A finishes. Unlocks the per pf misc lock.
1096  * Pf B takes the lock and proceeds to perform it's own access.
1097  * pf A unlocks the per port lock, while pf B is still working (!).
1098  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1099  * access corrupted by pf B).*
1100  */
1101 static int
1102 bxe_acquire_nvram_lock(struct bxe_adapter *sc)
1103 {
1104     int port = SC_PORT(sc);
1105     int count, i;
1106     uint32_t val = 0;
1107
1108     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1109     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1110
1111     /* adjust timeout for emulation/FPGA */
1112     count = NVRAM_TIMEOUT_COUNT;
1113     if (CHIP_REV_IS_SLOW(sc)) {
1114         count *= 100;
1115     }
1116
1117     /* request access to nvram interface */
1118     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1119            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1120
1121     for (i = 0; i < count*10; i++) {
1122         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1123         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1124             break;
1125         }
1126
1127         udelay(5);
1128     }
1129
1130     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1131         BLOGE(sc, "Cannot get access to nvram interface\n");
1132         return (-1);
1133     }
1134
1135     return (0);
1136 }
1137
1138 static int
1139 bxe_release_nvram_lock(struct bxe_adapter *sc)
1140 {
1141     int port = SC_PORT(sc);
1142     int count, i;
1143     uint32_t val = 0;
1144
1145     /* adjust timeout for emulation/FPGA */
1146     count = NVRAM_TIMEOUT_COUNT;
1147     if (CHIP_REV_IS_SLOW(sc)) {
1148         count *= 100;
1149     }
1150
1151     /* relinquish nvram interface */
1152     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1153            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1154
1155     for (i = 0; i < count*10; i++) {
1156         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1157         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1158             break;
1159         }
1160
1161         udelay(5);
1162     }
1163
1164     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1165         BLOGE(sc, "Cannot free access to nvram interface\n");
1166         return (-1);
1167     }
1168
1169     /* release HW lock: protect against other PFs in PF Direct Assignment */
1170     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1171
1172     return (0);
1173 }
1174
1175 static void
1176 bxe_enable_nvram_access(struct bxe_adapter *sc)
1177 {
1178     uint32_t val;
1179
1180     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1181
1182     /* enable both bits, even on read */
1183     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1184            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1185 }
1186
1187 static void
1188 bxe_disable_nvram_access(struct bxe_adapter *sc)
1189 {
1190     uint32_t val;
1191
1192     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1193
1194     /* disable both bits, even after read */
1195     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1196            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1197                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1198 }
1199
1200 static int
1201 bxe_nvram_read_dword(struct bxe_adapter *sc,
1202                      uint32_t         offset,
1203                      uint32_t         *ret_val,
1204                      uint32_t         cmd_flags)
1205 {
1206     int count, i, rc;
1207     uint32_t val;
1208
1209     /* build the command word */
1210     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1211
1212     /* need to clear DONE bit separately */
1213     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1214
1215     /* address of the NVRAM to read from */
1216     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1217            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1218
1219     /* issue a read command */
1220     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1221
1222     /* adjust timeout for emulation/FPGA */
1223     count = NVRAM_TIMEOUT_COUNT;
1224     if (CHIP_REV_IS_SLOW(sc)) {
1225         count *= 100;
1226     }
1227
1228     /* wait for completion */
1229     *ret_val = 0;
1230     rc = -1;
1231     for (i = 0; i < count; i++) {
1232         udelay(5);
1233         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1234
1235         if (val & MCPR_NVM_COMMAND_DONE) {
1236             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1237             /* we read nvram data in cpu order
1238              * but ethtool sees it as an array of bytes
1239              * converting to big-endian will do the work
1240              */
1241             *ret_val = htobe32(val);
1242             rc = 0;
1243             break;
1244         }
1245     }
1246
1247     if (rc == -1) {
1248         BLOGE(sc, "nvram read timeout expired\n");
1249     }
1250
1251     return (rc);
1252 }
1253
1254 static int
1255 bxe_nvram_read(struct bxe_adapter *sc,
1256                uint32_t         offset,
1257                uint8_t          *ret_buf,
1258                int              buf_size)
1259 {
1260     uint32_t cmd_flags;
1261     uint32_t val;
1262     int rc;
1263
1264     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1265         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1266               offset, buf_size);
1267         return (-1);
1268     }
1269
1270     if ((offset + buf_size) > sc->devinfo.flash_size) {
1271         BLOGE(sc, "Invalid parameter, "
1272                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1273               offset, buf_size, sc->devinfo.flash_size);
1274         return (-1);
1275     }
1276
1277     /* request access to nvram interface */
1278     rc = bxe_acquire_nvram_lock(sc);
1279     if (rc) {
1280         return (rc);
1281     }
1282
1283     /* enable access to nvram interface */
1284     bxe_enable_nvram_access(sc);
1285
1286     /* read the first word(s) */
1287     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1288     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1289         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1290         memcpy(ret_buf, &val, 4);
1291
1292         /* advance to the next dword */
1293         offset += sizeof(uint32_t);
1294         ret_buf += sizeof(uint32_t);
1295         buf_size -= sizeof(uint32_t);
1296         cmd_flags = 0;
1297     }
1298
1299     if (rc == 0) {
1300         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1301         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1302         memcpy(ret_buf, &val, 4);
1303     }
1304
1305     /* disable access to nvram interface */
1306     bxe_disable_nvram_access(sc);
1307     bxe_release_nvram_lock(sc);
1308
1309     return (rc);
1310 }
1311
1312 static int
1313 bxe_nvram_write_dword(struct bxe_adapter *sc,
1314                       uint32_t         offset,
1315                       uint32_t         val,
1316                       uint32_t         cmd_flags)
1317 {
1318     int count, i, rc;
1319
1320     /* build the command word */
1321     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1322
1323     /* need to clear DONE bit separately */
1324     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1325
1326     /* write the data */
1327     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1328
1329     /* address of the NVRAM to write to */
1330     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1331            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1332
1333     /* issue the write command */
1334     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1335
1336     /* adjust timeout for emulation/FPGA */
1337     count = NVRAM_TIMEOUT_COUNT;
1338     if (CHIP_REV_IS_SLOW(sc)) {
1339         count *= 100;
1340     }
1341
1342     /* wait for completion */
1343     rc = -1;
1344     for (i = 0; i < count; i++) {
1345         udelay(5);
1346         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1347         if (val & MCPR_NVM_COMMAND_DONE) {
1348             rc = 0;
1349             break;
1350         }
1351     }
1352
1353     if (rc == -1) {
1354         BLOGE(sc, "nvram write timeout expired\n");
1355     }
1356
1357     return (rc);
1358 }
1359
1360 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1361
1362 static int
1363 bxe_nvram_write1(struct bxe_adapter *sc,
1364                  uint32_t         offset,
1365                  uint8_t          *data_buf,
1366                  int              buf_size)
1367 {
1368     uint32_t cmd_flags;
1369     uint32_t align_offset;
1370     uint32_t val;
1371     int rc;
1372
1373     if ((offset + buf_size) > sc->devinfo.flash_size) {
1374         BLOGE(sc, "Invalid parameter, "
1375                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1376               offset, buf_size, sc->devinfo.flash_size);
1377         return (-1);
1378     }
1379
1380     /* request access to nvram interface */
1381     rc = bxe_acquire_nvram_lock(sc);
1382     if (rc) {
1383         return (rc);
1384     }
1385
1386     /* enable access to nvram interface */
1387     bxe_enable_nvram_access(sc);
1388
1389     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1390     align_offset = (offset & ~0x03);
1391     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1392
1393     if (rc == 0) {
1394         val &= ~(0xff << BYTE_OFFSET(offset));
1395         val |= (*data_buf << BYTE_OFFSET(offset));
1396
1397         /* nvram data is returned as an array of bytes
1398          * convert it back to cpu order
1399          */
1400         val = be32toh(val);
1401
1402         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1403     }
1404
1405     /* disable access to nvram interface */
1406     bxe_disable_nvram_access(sc);
1407     bxe_release_nvram_lock(sc);
1408
1409     return (rc);
1410 }
1411
1412 static int
1413 bxe_nvram_write(struct bxe_adapter *sc,
1414                 uint32_t         offset,
1415                 uint8_t          *data_buf,
1416                 int              buf_size)
1417 {
1418     uint32_t cmd_flags;
1419     uint32_t val;
1420     uint32_t written_so_far;
1421     int rc;
1422
1423     if (buf_size == 1) {
1424         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1425     }
1426
1427     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1428         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1429               offset, buf_size);
1430         return (-1);
1431     }
1432
1433     if (buf_size == 0) {
1434         return (0); /* nothing to do */
1435     }
1436
1437     if ((offset + buf_size) > sc->devinfo.flash_size) {
1438         BLOGE(sc, "Invalid parameter, "
1439                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1440               offset, buf_size, sc->devinfo.flash_size);
1441         return (-1);
1442     }
1443
1444     /* request access to nvram interface */
1445     rc = bxe_acquire_nvram_lock(sc);
1446     if (rc) {
1447         return (rc);
1448     }
1449
1450     /* enable access to nvram interface */
1451     bxe_enable_nvram_access(sc);
1452
1453     written_so_far = 0;
1454     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1455     while ((written_so_far < buf_size) && (rc == 0)) {
1456         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1457             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1458         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1459             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1460         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1461             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1462         }
1463
1464         memcpy(&val, data_buf, 4);
1465
1466         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1467
1468         /* advance to the next dword */
1469         offset += sizeof(uint32_t);
1470         data_buf += sizeof(uint32_t);
1471         written_so_far += sizeof(uint32_t);
1472         cmd_flags = 0;
1473     }
1474
1475     /* disable access to nvram interface */
1476     bxe_disable_nvram_access(sc);
1477     bxe_release_nvram_lock(sc);
1478
1479     return (rc);
1480 }
1481
1482 /* copy command into DMAE command memory and set DMAE command Go */
1483 void
1484 bxe_post_dmae(struct bxe_adapter    *sc,
1485               struct dmae_command *dmae,
1486               int                 idx)
1487 {
1488     uint32_t cmd_offset;
1489     int i;
1490
1491     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1492     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1493         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1494     }
1495
1496     REG_WR(sc, dmae_reg_go_c[idx], 1);
1497 }
1498
1499 uint32_t
1500 bxe_dmae_opcode_add_comp(uint32_t opcode,
1501                          uint8_t  comp_type)
1502 {
1503     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1504                       DMAE_COMMAND_C_TYPE_ENABLE));
1505 }
1506
1507 uint32_t
1508 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1509 {
1510     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1511 }
1512
1513 uint32_t
1514 bxe_dmae_opcode(struct bxe_adapter *sc,
1515                 uint8_t          src_type,
1516                 uint8_t          dst_type,
1517                 uint8_t          with_comp,
1518                 uint8_t          comp_type)
1519 {
1520     uint32_t opcode = 0;
1521
1522     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1523                (dst_type << DMAE_COMMAND_DST_SHIFT));
1524
1525     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1526
1527     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1528
1529     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1530                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1531
1532     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1533
1534 #ifdef __BIG_ENDIAN
1535     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1536 #else
1537     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1538 #endif
1539
1540     if (with_comp) {
1541         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1542     }
1543
1544     return (opcode);
1545 }
1546
1547 static void
1548 bxe_prep_dmae_with_comp(struct bxe_adapter    *sc,
1549                         struct dmae_command *dmae,
1550                         uint8_t             src_type,
1551                         uint8_t             dst_type)
1552 {
1553     memset(dmae, 0, sizeof(struct dmae_command));
1554
1555     /* set the opcode */
1556     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1557                                    TRUE, DMAE_COMP_PCI);
1558
1559     /* fill in the completion parameters */
1560     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1561     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1562     dmae->comp_val     = DMAE_COMP_VAL;
1563 }
1564
1565 /* issue a DMAE command over the init channel and wait for completion */
1566 static int
1567 bxe_issue_dmae_with_comp(struct bxe_adapter    *sc,
1568                          struct dmae_command *dmae)
1569 {
1570     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1571     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1572
1573     BXE_DMAE_LOCK(sc);
1574
1575     /* reset completion */
1576     *wb_comp = 0;
1577
1578     /* post the command on the channel used for initializations */
1579     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1580
1581     /* wait for completion */
1582     udelay(5);
1583
1584     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1585         if (!timeout ||
1586             (sc->recovery_state != BXE_RECOVERY_DONE &&
1587              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1588             BLOGE(sc, "DMAE timeout!\n");
1589             BXE_DMAE_UNLOCK(sc);
1590             return (DMAE_TIMEOUT);
1591         }
1592
1593         timeout--;
1594         udelay(50);
1595     }
1596
1597     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1598         BLOGE(sc, "DMAE PCI error!\n");
1599         BXE_DMAE_UNLOCK(sc);
1600         return (DMAE_PCI_ERROR);
1601     }
1602
1603     BXE_DMAE_UNLOCK(sc);
1604     return (0);
1605 }
1606
1607 void
1608 bxe_read_dmae(struct bxe_adapter *sc,
1609               uint32_t         src_addr,
1610               uint32_t         len32)
1611 {
1612     struct dmae_command dmae;
1613     uint32_t *data;
1614     int i, rc;
1615
1616     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1617
1618     if (!sc->dmae_ready) {
1619         data = BXE_SP(sc, wb_data[0]);
1620
1621         for (i = 0; i < len32; i++) {
1622             data[i] = (CHIP_IS_E1(sc)) ?
1623                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1624                           REG_RD(sc, (src_addr + (i * 4)));
1625         }
1626
1627         return;
1628     }
1629
1630     /* set opcode and fixed command fields */
1631     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1632
1633     /* fill in addresses and len */
1634     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1635     dmae.src_addr_hi = 0;
1636     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1637     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1638     dmae.len         = len32;
1639
1640     /* issue the command and wait for completion */
1641     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1642         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1643     };
1644 }
1645
1646 void
1647 bxe_write_dmae(struct bxe_adapter *sc,
1648                bus_addr_t       dma_addr,
1649                uint32_t         dst_addr,
1650                uint32_t         len32)
1651 {
1652     struct dmae_command dmae;
1653     int rc;
1654
1655     if (!sc->dmae_ready) {
1656         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1657
1658         if (CHIP_IS_E1(sc)) {
1659             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1660         } else {
1661             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1662         }
1663
1664         return;
1665     }
1666
1667     /* set opcode and fixed command fields */
1668     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1669
1670     /* fill in addresses and len */
1671     dmae.src_addr_lo = U64_LO(dma_addr);
1672     dmae.src_addr_hi = U64_HI(dma_addr);
1673     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1674     dmae.dst_addr_hi = 0;
1675     dmae.len         = len32;
1676
1677     /* issue the command and wait for completion */
1678     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1679         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1680     }
1681 }
1682
1683 void
1684 bxe_write_dmae_phys_len(struct bxe_adapter *sc,
1685                         bus_addr_t       phys_addr,
1686                         uint32_t         addr,
1687                         uint32_t         len)
1688 {
1689     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1690     int offset = 0;
1691
1692     while (len > dmae_wr_max) {
1693         bxe_write_dmae(sc,
1694                        (phys_addr + offset), /* src DMA address */
1695                        (addr + offset),      /* dst GRC address */
1696                        dmae_wr_max);
1697         offset += (dmae_wr_max * 4);
1698         len -= dmae_wr_max;
1699     }
1700
1701     bxe_write_dmae(sc,
1702                    (phys_addr + offset), /* src DMA address */
1703                    (addr + offset),      /* dst GRC address */
1704                    len);
1705 }
1706
1707 void
1708 bxe_set_ctx_validation(struct bxe_adapter   *sc,
1709                        struct eth_context *cxt,
1710                        uint32_t           cid)
1711 {
1712     /* ustorm cxt validation */
1713     cxt->ustorm_ag_context.cdu_usage =
1714         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1715             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1716     /* xcontext validation */
1717     cxt->xstorm_ag_context.cdu_reserved =
1718         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1719             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1720 }
1721
1722 static void
1723 bxe_storm_memset_hc_timeout(struct bxe_adapter *sc,
1724                             uint8_t          port,
1725                             uint8_t          fw_sb_id,
1726                             uint8_t          sb_index,
1727                             uint8_t          ticks)
1728 {
1729     uint32_t addr =
1730         (BAR_CSTRORM_INTMEM +
1731          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1732
1733     REG_WR8(sc, addr, ticks);
1734
1735     BLOGD(sc, DBG_LOAD,
1736           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1737           port, fw_sb_id, sb_index, ticks);
1738 }
1739
1740 static void
1741 bxe_storm_memset_hc_disable(struct bxe_adapter *sc,
1742                             uint8_t          port,
1743                             uint16_t         fw_sb_id,
1744                             uint8_t          sb_index,
1745                             uint8_t          disable)
1746 {
1747     uint32_t enable_flag =
1748         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1749     uint32_t addr =
1750         (BAR_CSTRORM_INTMEM +
1751          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1752     uint8_t flags;
1753
1754     /* clear and set */
1755     flags = REG_RD8(sc, addr);
1756     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1757     flags |= enable_flag;
1758     REG_WR8(sc, addr, flags);
1759
1760     BLOGD(sc, DBG_LOAD,
1761           "port %d fw_sb_id %d sb_index %d disable %d\n",
1762           port, fw_sb_id, sb_index, disable);
1763 }
1764
1765 void
1766 bxe_update_coalesce_sb_index(struct bxe_adapter *sc,
1767                              uint8_t          fw_sb_id,
1768                              uint8_t          sb_index,
1769                              uint8_t          disable,
1770                              uint16_t         usec)
1771 {
1772     int port = SC_PORT(sc);
1773     uint8_t ticks = (usec / 4); /* XXX ??? */
1774
1775     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1776
1777     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1778     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1779 }
1780
1781 void
1782 elink_cb_udelay(struct bxe_adapter *sc,
1783                 uint32_t         usecs)
1784 {
1785     udelay(usecs);
1786 }
1787
1788 uint32_t
1789 elink_cb_reg_read(struct bxe_adapter *sc,
1790                   uint32_t         reg_addr)
1791 {
1792     return (REG_RD(sc, reg_addr));
1793 }
1794
1795 void
1796 elink_cb_reg_write(struct bxe_adapter *sc,
1797                    uint32_t         reg_addr,
1798                    uint32_t         val)
1799 {
1800     REG_WR(sc, reg_addr, val);
1801 }
1802
1803 void
1804 elink_cb_reg_wb_write(struct bxe_adapter *sc,
1805                       uint32_t         offset,
1806                       uint32_t         *wb_write,
1807                       uint16_t         len)
1808 {
1809     REG_WR_DMAE(sc, offset, wb_write, len);
1810 }
1811
1812 void
1813 elink_cb_reg_wb_read(struct bxe_adapter *sc,
1814                      uint32_t         offset,
1815                      uint32_t         *wb_write,
1816                      uint16_t         len)
1817 {
1818     REG_RD_DMAE(sc, offset, wb_write, len);
1819 }
1820
1821 uint8_t
1822 elink_cb_path_id(struct bxe_adapter *sc)
1823 {
1824     return (SC_PATH(sc));
1825 }
1826
1827 void
1828 elink_cb_event_log(struct bxe_adapter     *sc,
1829                    const elink_log_id_t elink_log_id,
1830                    ...)
1831 {
1832     /* XXX */
1833 #if 0
1834     //va_list ap;
1835     va_start(ap, elink_log_id);
1836     _XXX_(sc, lm_log_id, ap);
1837     va_end(ap);
1838 #endif
1839     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1840 }
1841
1842 static int
1843 bxe_set_spio(struct bxe_adapter *sc,
1844              int              spio,
1845              uint32_t         mode)
1846 {
1847     uint32_t spio_reg;
1848
1849     /* Only 2 SPIOs are configurable */
1850     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1851         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1852         return (-1);
1853     }
1854
1855     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1856
1857     /* read SPIO and mask except the float bits */
1858     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1859
1860     switch (mode) {
1861     case MISC_SPIO_OUTPUT_LOW:
1862         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1863         /* clear FLOAT and set CLR */
1864         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1865         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1866         break;
1867
1868     case MISC_SPIO_OUTPUT_HIGH:
1869         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1870         /* clear FLOAT and set SET */
1871         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1872         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1873         break;
1874
1875     case MISC_SPIO_INPUT_HI_Z:
1876         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1877         /* set FLOAT */
1878         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1879         break;
1880
1881     default:
1882         break;
1883     }
1884
1885     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1886     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1887
1888     return (0);
1889 }
1890
1891 static int
1892 bxe_gpio_read(struct bxe_adapter *sc,
1893               int              gpio_num,
1894               uint8_t          port)
1895 {
1896     /* The GPIO should be swapped if swap register is set and active */
1897     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
1898                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
1899     int gpio_shift = (gpio_num +
1900                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
1901     uint32_t gpio_mask = (1 << gpio_shift);
1902     uint32_t gpio_reg;
1903
1904     if (gpio_num > MISC_REGISTERS_GPIO_3) {
1905         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
1906         return (-1);
1907     }
1908
1909     /* read GPIO value */
1910     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
1911
1912     /* get the requested pin value */
1913     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
1914 }
1915
1916 static int
1917 bxe_gpio_write(struct bxe_adapter *sc,
1918                int              gpio_num,
1919                uint32_t         mode,
1920                uint8_t          port)
1921 {
1922     /* The GPIO should be swapped if swap register is set and active */
1923     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
1924                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
1925     int gpio_shift = (gpio_num +
1926                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
1927     uint32_t gpio_mask = (1 << gpio_shift);
1928     uint32_t gpio_reg;
1929
1930     if (gpio_num > MISC_REGISTERS_GPIO_3) {
1931         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
1932         return (-1);
1933     }
1934
1935     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
1936
1937     /* read GPIO and mask except the float bits */
1938     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
1939
1940     switch (mode) {
1941     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1942         BLOGD(sc, DBG_PHY,
1943               "Set GPIO %d (shift %d) -> output low\n",
1944               gpio_num, gpio_shift);
1945         /* clear FLOAT and set CLR */
1946         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1947         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
1948         break;
1949
1950     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1951         BLOGD(sc, DBG_PHY,
1952               "Set GPIO %d (shift %d) -> output high\n",
1953               gpio_num, gpio_shift);
1954         /* clear FLOAT and set SET */
1955         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1956         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
1957         break;
1958
1959     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1960         BLOGD(sc, DBG_PHY,
1961               "Set GPIO %d (shift %d) -> input\n",
1962               gpio_num, gpio_shift);
1963         /* set FLOAT */
1964         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1965         break;
1966
1967     default:
1968         break;
1969     }
1970
1971     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
1972     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
1973
1974     return (0);
1975 }
1976
1977 static int
1978 bxe_gpio_mult_write(struct bxe_adapter *sc,
1979                     uint8_t          pins,
1980                     uint32_t         mode)
1981 {
1982     uint32_t gpio_reg;
1983
1984     /* any port swapping should be handled by caller */
1985
1986     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
1987
1988     /* read GPIO and mask except the float bits */
1989     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
1990     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1991     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
1992     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
1993
1994     switch (mode) {
1995     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1996         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
1997         /* set CLR */
1998         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
1999         break;
2000
2001     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2002         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2003         /* set SET */
2004         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2005         break;
2006
2007     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2008         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2009         /* set FLOAT */
2010         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2011         break;
2012
2013     default:
2014         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2015         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2016         return (-1);
2017     }
2018
2019     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2020     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2021
2022     return (0);
2023 }
2024
2025 static int
2026 bxe_gpio_int_write(struct bxe_adapter *sc,
2027                    int              gpio_num,
2028                    uint32_t         mode,
2029                    uint8_t          port)
2030 {
2031     /* The GPIO should be swapped if swap register is set and active */
2032     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2033                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2034     int gpio_shift = (gpio_num +
2035                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2036     uint32_t gpio_mask = (1 << gpio_shift);
2037     uint32_t gpio_reg;
2038
2039     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2040         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2041         return (-1);
2042     }
2043
2044     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2045
2046     /* read GPIO int */
2047     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2048
2049     switch (mode) {
2050     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2051         BLOGD(sc, DBG_PHY,
2052               "Clear GPIO INT %d (shift %d) -> output low\n",
2053               gpio_num, gpio_shift);
2054         /* clear SET and set CLR */
2055         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2056         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2057         break;
2058
2059     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2060         BLOGD(sc, DBG_PHY,
2061               "Set GPIO INT %d (shift %d) -> output high\n",
2062               gpio_num, gpio_shift);
2063         /* clear CLR and set SET */
2064         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2065         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2066         break;
2067
2068     default:
2069         break;
2070     }
2071
2072     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2073     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2074
2075     return (0);
2076 }
2077
2078 uint32_t
2079 elink_cb_gpio_read(struct bxe_adapter *sc,
2080                    uint16_t         gpio_num,
2081                    uint8_t          port)
2082 {
2083     return (bxe_gpio_read(sc, gpio_num, port));
2084 }
2085
2086 uint8_t
2087 elink_cb_gpio_write(struct bxe_adapter *sc,
2088                     uint16_t         gpio_num,
2089                     uint8_t          mode, /* 0=low 1=high */
2090                     uint8_t          port)
2091 {
2092     return (bxe_gpio_write(sc, gpio_num, mode, port));
2093 }
2094
2095 uint8_t
2096 elink_cb_gpio_mult_write(struct bxe_adapter *sc,
2097                          uint8_t          pins,
2098                          uint8_t          mode) /* 0=low 1=high */
2099 {
2100     return (bxe_gpio_mult_write(sc, pins, mode));
2101 }
2102
2103 uint8_t
2104 elink_cb_gpio_int_write(struct bxe_adapter *sc,
2105                         uint16_t         gpio_num,
2106                         uint8_t          mode, /* 0=low 1=high */
2107                         uint8_t          port)
2108 {
2109     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2110 }
2111
2112 void
2113 elink_cb_notify_link_changed(struct bxe_adapter *sc)
2114 {
2115     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2116                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2117 }
2118
2119 /* send the MCP a request, block until there is a reply */
2120 uint32_t
2121 elink_cb_fw_command(struct bxe_adapter *sc,
2122                     uint32_t         command,
2123                     uint32_t         param)
2124 {
2125     int mb_idx = SC_FW_MB_IDX(sc);
2126     uint32_t seq;
2127     uint32_t rc = 0;
2128     uint32_t cnt = 1;
2129     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2130
2131     BXE_FWMB_LOCK(sc);
2132
2133     seq = ++sc->fw_seq;
2134     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2135     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2136
2137     BLOGD(sc, DBG_PHY,
2138           "wrote command 0x%08x to FW MB param 0x%08x\n",
2139           (command | seq), param);
2140
2141     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2142     do {
2143         udelay(delay * 1000);
2144         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2145     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2146
2147     BLOGD(sc, DBG_PHY,
2148           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2149           cnt*delay, rc, seq);
2150
2151     /* is this a reply to our command? */
2152     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2153         rc &= FW_MSG_CODE_MASK;
2154     } else {
2155         /* Ruh-roh! */
2156         BLOGE(sc, "FW failed to respond!\n");
2157         // XXX bxe_fw_dump(sc);
2158         rc = 0;
2159     }
2160
2161     BXE_FWMB_UNLOCK(sc);
2162     return (rc);
2163 }
2164
2165 static uint32_t
2166 bxe_fw_command(struct bxe_adapter *sc,
2167                uint32_t         command,
2168                uint32_t         param)
2169 {
2170     return (elink_cb_fw_command(sc, command, param));
2171 }
2172
2173 static void
2174 __storm_memset_dma_mapping(struct bxe_adapter *sc,
2175                            uint32_t         addr,
2176                            bus_addr_t       mapping)
2177 {
2178     REG_WR(sc, addr, U64_LO(mapping));
2179     REG_WR(sc, (addr + 4), U64_HI(mapping));
2180 }
2181
2182 static void
2183 storm_memset_spq_addr(struct bxe_adapter *sc,
2184                       bus_addr_t       mapping,
2185                       uint16_t         abs_fid)
2186 {
2187     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2188                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2189     __storm_memset_dma_mapping(sc, addr, mapping);
2190 }
2191
2192 static void
2193 storm_memset_vf_to_pf(struct bxe_adapter *sc,
2194                       uint16_t         abs_fid,
2195                       uint16_t         pf_id)
2196 {
2197     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2198     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2199     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2200     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2201 }
2202
2203 static void
2204 storm_memset_func_en(struct bxe_adapter *sc,
2205                      uint16_t         abs_fid,
2206                      uint8_t          enable)
2207 {
2208     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2209     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2210     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2211     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2212 }
2213
2214 static void
2215 storm_memset_eq_data(struct bxe_adapter       *sc,
2216                      struct event_ring_data *eq_data,
2217                      uint16_t               pfid)
2218 {
2219     uint32_t addr;
2220     size_t size;
2221
2222     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2223     size = sizeof(struct event_ring_data);
2224     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2225 }
2226
2227 static void
2228 storm_memset_eq_prod(struct bxe_adapter *sc,
2229                      uint16_t         eq_prod,
2230                      uint16_t         pfid)
2231 {
2232     uint32_t addr = (BAR_CSTRORM_INTMEM +
2233                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2234     REG_WR16(sc, addr, eq_prod);
2235 }
2236
2237 /*
2238  * Post a slowpath command.
2239  *
2240  * A slowpath command is used to propogate a configuration change through
2241  * the controller in a controlled manner, allowing each STORM processor and
2242  * other H/W blocks to phase in the change.  The commands sent on the
2243  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2244  * completion of the ramrod will occur in different ways.  Here's a
2245  * breakdown of ramrods and how they complete:
2246  *
2247  * RAMROD_CMD_ID_ETH_PORT_SETUP
2248  *   Used to setup the leading connection on a port.  Completes on the
2249  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2250  *
2251  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2252  *   Used to setup an additional connection on a port.  Completes on the
2253  *   RCQ of the multi-queue/RSS connection being initialized.
2254  *
2255  * RAMROD_CMD_ID_ETH_STAT_QUERY
2256  *   Used to force the storm processors to update the statistics database
2257  *   in host memory.  This ramrod is send on the leading connection CID and
2258  *   completes as an index increment of the CSTORM on the default status
2259  *   block.
2260  *
2261  * RAMROD_CMD_ID_ETH_UPDATE
2262  *   Used to update the state of the leading connection, usually to udpate
2263  *   the RSS indirection table.  Completes on the RCQ of the leading
2264  *   connection. (Not currently used under FreeBSD until OS support becomes
2265  *   available.)
2266  *
2267  * RAMROD_CMD_ID_ETH_HALT
2268  *   Used when tearing down a connection prior to driver unload.  Completes
2269  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2270  *   use this on the leading connection.
2271  *
2272  * RAMROD_CMD_ID_ETH_SET_MAC
2273  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2274  *   the RCQ of the leading connection.
2275  *
2276  * RAMROD_CMD_ID_ETH_CFC_DEL
2277  *   Used when tearing down a conneciton prior to driver unload.  Completes
2278  *   on the RCQ of the leading connection (since the current connection
2279  *   has been completely removed from controller memory).
2280  *
2281  * RAMROD_CMD_ID_ETH_PORT_DEL
2282  *   Used to tear down the leading connection prior to driver unload,
2283  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2284  *   default status block.
2285  *
2286  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2287  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2288  *   RSS connection that is being offloaded.  (Not currently used under
2289  *   FreeBSD.)
2290  *
2291  * There can only be one command pending per function.
2292  *
2293  * Returns:
2294  *   0 = Success, !0 = Failure.
2295  */
2296
2297 /* must be called under the spq lock */
2298 static inline
2299 struct eth_spe *bxe_sp_get_next(struct bxe_adapter *sc)
2300 {
2301     struct eth_spe *next_spe = sc->spq_prod_bd;
2302
2303     if (sc->spq_prod_bd == sc->spq_last_bd) {
2304         /* wrap back to the first eth_spq */
2305         sc->spq_prod_bd = sc->spq;
2306         sc->spq_prod_idx = 0;
2307     } else {
2308         sc->spq_prod_bd++;
2309         sc->spq_prod_idx++;
2310     }
2311
2312     return (next_spe);
2313 }
2314
2315 /* must be called under the spq lock */
2316 static inline
2317 void bxe_sp_prod_update(struct bxe_adapter *sc)
2318 {
2319     int func = SC_FUNC(sc);
2320
2321     /*
2322      * Make sure that BD data is updated before writing the producer.
2323      * BD data is written to the memory, the producer is read from the
2324      * memory, thus we need a full memory barrier to ensure the ordering.
2325      */
2326     mb();
2327
2328     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2329              sc->spq_prod_idx);
2330
2331     //    bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2332     //                      BUS_SPACE_BARRIER_WRITE);
2333 }
2334
2335 /**
2336  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2337  *
2338  * @cmd:      command to check
2339  * @cmd_type: command type
2340  */
2341 static inline
2342 int bxe_is_contextless_ramrod(int cmd,
2343                               int cmd_type)
2344 {
2345     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2346         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2347         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2348         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2349         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2350         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2351         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2352         return (TRUE);
2353     } else {
2354         return (FALSE);
2355     }
2356 }
2357
2358 /**
2359  * bxe_sp_post - place a single command on an SP ring
2360  *
2361  * @sc:         driver handle
2362  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2363  * @cid:        SW CID the command is related to
2364  * @data_hi:    command private data address (high 32 bits)
2365  * @data_lo:    command private data address (low 32 bits)
2366  * @cmd_type:   command type (e.g. NONE, ETH)
2367  *
2368  * SP data is handled as if it's always an address pair, thus data fields are
2369  * not swapped to little endian in upper functions. Instead this function swaps
2370  * data as if it's two uint32 fields.
2371  */
2372 int
2373 bxe_sp_post(struct bxe_adapter *sc,
2374             int              command,
2375             int              cid,
2376             uint32_t         data_hi,
2377             uint32_t         data_lo,
2378             int              cmd_type)
2379 {
2380     struct eth_spe *spe;
2381     uint16_t type;
2382     int common;
2383
2384     common = bxe_is_contextless_ramrod(command, cmd_type);
2385
2386     BXE_SP_LOCK(sc);
2387
2388     if (common) {
2389         if (!atomic_read(&sc->eq_spq_left)) {
2390             BLOGE(sc, "EQ ring is full!\n");
2391             BXE_SP_UNLOCK(sc);
2392             return (-1);
2393         }
2394     } else {
2395         if (!atomic_read(&sc->cq_spq_left)) {
2396             BLOGE(sc, "SPQ ring is full!\n");
2397             BXE_SP_UNLOCK(sc);
2398             return (-1);
2399         }
2400     }
2401
2402     spe = bxe_sp_get_next(sc);
2403
2404     /* CID needs port number to be encoded int it */
2405     spe->hdr.conn_and_cmd_data =
2406         cpu_to_le32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2407
2408     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2409
2410     /* TBD: Check if it works for VFs */
2411     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2412              SPE_HDR_FUNCTION_ID);
2413
2414     spe->hdr.type = cpu_to_le16(type);
2415
2416     spe->data.update_data_addr.hi = cpu_to_le32(data_hi);
2417     spe->data.update_data_addr.lo = cpu_to_le32(data_lo);
2418
2419     /*
2420      * It's ok if the actual decrement is issued towards the memory
2421      * somewhere between the lock and unlock. Thus no more explict
2422      * memory barrier is needed.
2423      */
2424     if (common) {
2425         atomic_add(&sc->eq_spq_left, -1);
2426     } else {
2427         atomic_add(&sc->cq_spq_left, -1);
2428     }
2429
2430     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2431     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2432           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2433     BLOGD(sc, DBG_SP,
2434           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2435           sc->spq_prod_idx,
2436           (uint32_t)U64_HI(sc->spq_dma.paddr),
2437           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2438           command,
2439           common,
2440           HW_CID(sc, cid),
2441           data_hi,
2442           data_lo,
2443           type,
2444           atomic_read(&sc->cq_spq_left),
2445           atomic_read(&sc->eq_spq_left));
2446
2447     bxe_sp_prod_update(sc);
2448
2449     BXE_SP_UNLOCK(sc);
2450     return (0);
2451 }
2452
2453 /**
2454  * bxe_debug_print_ind_table - prints the indirection table configuration.
2455  *
2456  * @sc: driver hanlde
2457  * @p:  pointer to rss configuration
2458  */
2459 #if 0
2460 static void
2461 bxe_debug_print_ind_table(struct bxe_adapter               *sc,
2462                           struct ecore_config_rss_params *p)
2463 {
2464     int i;
2465
2466     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2467     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2468     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2469         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2470
2471         /* Print 4 bytes in a line */
2472         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2473             (((i + 1) & 0x3) == 0)) {
2474             BLOGD(sc, DBG_LOAD, "\n");
2475             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2476         }
2477     }
2478
2479     BLOGD(sc, DBG_LOAD, "\n");
2480 }
2481 #endif
2482
2483 /*
2484  * FreeBSD Device probe function.
2485  *
2486  * Compares the device found to the driver's list of supported devices and
2487  * reports back to the bsd loader whether this is the right driver for the device.
2488  * This is the driver entry function called from the "kldload" command.
2489  *
2490  * Returns:
2491  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2492  */
2493 #warning "no probe function"
2494
2495 static int
2496 bxe_probe(device_t dev)
2497 {
2498 #if 0
2499     struct bxe_adapter *sc;
2500     struct bxe_device_type *t;
2501     char *descbuf;
2502     uint16_t did, sdid, svid, vid;
2503
2504     /* Find our device structure */
2505     sc = device_get_softc(dev);
2506     sc->pcidev= dev;
2507     t = bxe_devs;
2508
2509     /* Get the data for the device to be probed. */
2510     vid  = pci_get_vendor(dev);
2511     did  = pci_get_device(dev);
2512     svid = pci_get_subvendor(dev);
2513     sdid = pci_get_subdevice(dev);
2514
2515     BLOGD(sc, DBG_LOAD,
2516           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2517           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2518
2519     /* Look through the list of known devices for a match. */
2520     while (t->bxe_name != NULL) {
2521         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2522             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2523             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2524             descbuf = malloc(BXE_DEVDESC_MAX, M_TEMP, M_NOWAIT);
2525             if (descbuf == NULL)
2526                 return (ENOMEM);
2527
2528             /* Print out the device identity. */
2529             snprintf(descbuf, BXE_DEVDESC_MAX,
2530                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2531                      (((pcidev_read32(dev, PCIR_REVID) &
2532                         0xf0) >> 4) + 'A'),
2533                      (pcidev_read32(dev, PCIR_REVID) & 0xf),
2534                      BXE_DRIVER_VERSION);
2535
2536             device_set_desc_copy(dev, descbuf);
2537             free(descbuf, M_TEMP);
2538             return (BUS_PROBE_DEFAULT);
2539         }
2540         t++;
2541     }
2542 #endif
2543     return (ENXIO);
2544 }
2545
2546 static void
2547 bxe_init_mutexes(struct bxe_adapter *sc)
2548 {
2549 #if 0
2550 #ifdef BXE_CORE_LOCK_SX
2551     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2552              "bxe%d_core_lock", sc->unit);
2553     sx_init(&sc->core_sx, sc->core_sx_name);
2554 #else
2555     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2556              "bxe%d_core_lock", sc->unit);
2557     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2558
2559     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2560              "bxe%d_sp_lock", sc->unit);
2561     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2562
2563     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2564              "bxe%d_dmae_lock", sc->unit);
2565     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2566
2567     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2568              "bxe%d_phy_lock", sc->unit);
2569     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2570
2571     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2572              "bxe%d_fwmb_lock", sc->unit);
2573     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2574
2575     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2576              "bxe%d_print_lock", sc->unit);
2577     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2578
2579     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2580              "bxe%d_stats_lock", sc->unit);
2581     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2582
2583     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2584              "bxe%d_mcast_lock", sc->unit);
2585     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2586 #endif
2587 #endif
2588 }
2589
2590 static void
2591 bxe_release_mutexes(struct bxe_adapter *sc)
2592 {
2593 #if 0
2594 #ifdef BXE_CORE_LOCK_SX
2595     sx_destroy(&sc->core_sx);
2596 #else
2597     if (mtx_initialized(&sc->core_mtx)) {
2598         mtx_destroy(&sc->core_mtx);
2599     }
2600 #endif
2601
2602     if (mtx_initialized(&sc->sp_mtx)) {
2603         mtx_destroy(&sc->sp_mtx);
2604     }
2605
2606     if (mtx_initialized(&sc->dmae_mtx)) {
2607         mtx_destroy(&sc->dmae_mtx);
2608     }
2609
2610     if (mtx_initialized(&sc->port.phy_mtx)) {
2611         mtx_destroy(&sc->port.phy_mtx);
2612     }
2613
2614     if (mtx_initialized(&sc->fwmb_mtx)) {
2615         mtx_destroy(&sc->fwmb_mtx);
2616     }
2617
2618     if (mtx_initialized(&sc->print_mtx)) {
2619         mtx_destroy(&sc->print_mtx);
2620     }
2621
2622     if (mtx_initialized(&sc->stats_mtx)) {
2623         mtx_destroy(&sc->stats_mtx);
2624     }
2625
2626     if (mtx_initialized(&sc->mcast_mtx)) {
2627         mtx_destroy(&sc->mcast_mtx);
2628     }
2629 #endif
2630 }
2631
2632 static void
2633 bxe_tx_disable(struct bxe_adapter* sc)
2634 {
2635     if_t ifp = sc->ifp;
2636
2637     /* tell the stack the driver is stopped and TX queue is full */
2638     if (ifp !=  NULL) {
2639         if_setdrvflags(ifp, 0);
2640     }
2641 }
2642
2643 static void
2644 bxe_drv_pulse(struct bxe_adapter *sc)
2645 {
2646     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2647              sc->fw_drv_pulse_wr_seq);
2648 }
2649
2650 static inline uint16_t
2651 bxe_tx_avail(struct bxe_adapter *sc,
2652              struct bxe_fastpath *fp)
2653 {
2654     int16_t  used;
2655     uint16_t prod;
2656     uint16_t cons;
2657
2658     prod = fp->tx_bd_prod;
2659     cons = fp->tx_bd_cons;
2660
2661     used = SUB_S16(prod, cons);
2662
2663 #if 0
2664     KASSERT((used < 0), ("used tx bds < 0"));
2665     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2666     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2667             ("invalid number of tx bds used"));
2668 #endif
2669
2670     return (int16_t)(sc->tx_ring_size) - used;
2671 }
2672
2673 static inline int
2674 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2675 {
2676     uint16_t hw_cons;
2677
2678     mb(); /* status block fields can change */
2679     hw_cons = le16toh(*fp->tx_cons_sb);
2680     return (hw_cons != fp->tx_pkt_cons);
2681 }
2682
2683 static inline uint8_t
2684 bxe_has_tx_work(struct bxe_fastpath *fp)
2685 {
2686     /* expand this for multi-cos if ever supported */
2687     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2688 }
2689
2690 static inline int
2691 bxe_has_rx_work(struct bxe_fastpath *fp)
2692 {
2693     uint16_t rx_cq_cons_sb;
2694
2695     mb(); /* status block fields can change */
2696     rx_cq_cons_sb = le16toh(*fp->rx_cq_cons_sb);
2697     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2698         rx_cq_cons_sb++;
2699     return (fp->rx_cq_cons != rx_cq_cons_sb);
2700 }
2701
2702 static void
2703 bxe_sp_event(struct bxe_adapter    *sc,
2704              struct bxe_fastpath *fp,
2705              union eth_rx_cqe    *rr_cqe)
2706 {
2707 #if 0
2708     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2709     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2710     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2711     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2712
2713     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2714           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2715
2716 #if 0
2717     /*
2718      * If cid is within VF range, replace the slowpath object with the
2719      * one corresponding to this VF
2720      */
2721     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2722         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2723     }
2724 #endif
2725
2726     switch (command) {
2727     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2728         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2729         drv_cmd = ECORE_Q_CMD_UPDATE;
2730         break;
2731
2732     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2733         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2734         drv_cmd = ECORE_Q_CMD_SETUP;
2735         break;
2736
2737     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2738         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2739         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2740         break;
2741
2742     case (RAMROD_CMD_ID_ETH_HALT):
2743         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2744         drv_cmd = ECORE_Q_CMD_HALT;
2745         break;
2746
2747     case (RAMROD_CMD_ID_ETH_TERMINATE):
2748         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2749         drv_cmd = ECORE_Q_CMD_TERMINATE;
2750         break;
2751
2752     case (RAMROD_CMD_ID_ETH_EMPTY):
2753         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2754         drv_cmd = ECORE_Q_CMD_EMPTY;
2755         break;
2756
2757     default:
2758         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2759               command, fp->index);
2760         return;
2761     }
2762
2763     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2764         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2765         /*
2766          * q_obj->complete_cmd() failure means that this was
2767          * an unexpected completion.
2768          *
2769          * In this case we don't want to increase the sc->spq_left
2770          * because apparently we haven't sent this command the first
2771          * place.
2772          */
2773         // bxe_panic(sc, ("Unexpected SP completion\n"));
2774         return;
2775     }
2776
2777 #if 0
2778     /* SRIOV: reschedule any 'in_progress' operations */
2779     bxe_iov_sp_event(sc, cid, TRUE);
2780 #endif
2781
2782     atomic_add(&sc->cq_spq_left, 1);
2783
2784     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2785           atomic_read(&sc->cq_spq_left));
2786
2787 #if 0
2788     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2789         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2790         /*
2791          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2792          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2793          * prevent case that both bits are cleared. At the end of load/unload
2794          * driver checks that sp_state is cleared and this order prevents
2795          * races.
2796          */
2797         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2798         wmb();
2799         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2800
2801         /* schedule the sp task as MCP ack is required */
2802         bxe_schedule_sp_task(sc);
2803     }
2804 #endif
2805 #endif
2806 }
2807
2808 /*
2809  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2810  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2811  * the current aggregation queue as in-progress.
2812  */
2813 static void
2814 bxe_tpa_start(struct bxe_adapter            *sc,
2815               struct bxe_fastpath         *fp,
2816               uint16_t                    queue,
2817               uint16_t                    cons,
2818               uint16_t                    prod,
2819               struct eth_fast_path_rx_cqe *cqe)
2820 {
2821 #if 0
2822     struct bxe_sw_rx_bd tmp_bd;
2823     struct bxe_sw_rx_bd *rx_buf;
2824     struct eth_rx_bd *rx_bd;
2825     int max_agg_queues;
2826     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2827     uint16_t index;
2828
2829     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2830                        "cons=%d prod=%d\n",
2831           fp->index, queue, cons, prod);
2832
2833     max_agg_queues = MAX_AGG_QS(sc);
2834
2835     KASSERT((queue < max_agg_queues),
2836             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2837              fp->index, queue, max_agg_queues));
2838
2839     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2840             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2841              fp->index, queue));
2842
2843     /* copy the existing mbuf and mapping from the TPA pool */
2844     tmp_bd = tpa_info->bd;
2845
2846     if (tmp_bd.m == NULL) {
2847         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2848               fp->index, queue);
2849         /* XXX Error handling? */
2850         return;
2851     }
2852
2853     /* change the TPA queue to the start state */
2854     tpa_info->state            = BXE_TPA_STATE_START;
2855     tpa_info->placement_offset = cqe->placement_offset;
2856     tpa_info->parsing_flags    = le16toh(cqe->pars_flags.flags);
2857     tpa_info->vlan_tag         = le16toh(cqe->vlan_tag);
2858     tpa_info->len_on_bd        = le16toh(cqe->len_on_bd);
2859
2860     fp->rx_tpa_queue_used |= (1 << queue);
2861
2862     /*
2863      * If all the buffer descriptors are filled with mbufs then fill in
2864      * the current consumer index with a new BD. Else if a maximum Rx
2865      * buffer limit is imposed then fill in the next producer index.
2866      */
2867     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2868                 prod : cons;
2869
2870     /* move the received mbuf and mapping to TPA pool */
2871     tpa_info->bd = fp->rx_mbuf_chain[cons];
2872
2873     /* release any existing RX BD mbuf mappings */
2874     if (cons != index) {
2875         rx_buf = &fp->rx_mbuf_chain[cons];
2876
2877         if (rx_buf->m_map != NULL) {
2878             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2879                             BUS_DMASYNC_POSTREAD);
2880             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2881         }
2882
2883         /*
2884          * We get here when the maximum number of rx buffers is less than
2885          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2886          * it out here without concern of a memory leak.
2887          */
2888         fp->rx_mbuf_chain[cons].m = NULL;
2889     }
2890
2891     /* update the Rx SW BD with the mbuf info from the TPA pool */
2892     fp->rx_mbuf_chain[index] = tmp_bd;
2893
2894     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2895     rx_bd = &fp->rx_chain[index];
2896     rx_bd->addr_hi = htole32(U64_HI(tpa_info->seg.ds_addr));
2897     rx_bd->addr_lo = htole32(U64_LO(tpa_info->seg.ds_addr));
2898 #endif
2899 }
2900 #if 0
2901 /*
2902  * When a TPA aggregation is completed, loop through the individual mbufs
2903  * of the aggregation, combining them into a single mbuf which will be sent
2904  * up the stack. Refill all freed SGEs with mbufs as we go along.
2905  */
2906 static int
2907 bxe_fill_frag_mbuf(struct bxe_adapter          *sc,
2908                    struct bxe_fastpath       *fp,
2909                    struct bxe_sw_tpa_info    *tpa_info,
2910                    uint16_t                  queue,
2911                    uint16_t                  pages,
2912                    struct mbuf               *m,
2913                                struct eth_end_agg_rx_cqe *cqe,
2914                    uint16_t                  cqe_idx)
2915 {
2916     struct mbuf *m_frag;
2917     uint32_t frag_len, frag_size, i;
2918     uint16_t sge_idx;
2919     int rc = 0;
2920     int j;
2921
2922     frag_size = le16toh(cqe->pkt_len) - tpa_info->len_on_bd;
2923
2924     BLOGD(sc, DBG_LRO,
2925           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
2926           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
2927
2928     /* make sure the aggregated frame is not too big to handle */
2929     if (pages > 8 * PAGES_PER_SGE) {
2930         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
2931                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
2932               fp->index, cqe_idx, pages, le16toh(cqe->pkt_len),
2933               tpa_info->len_on_bd, frag_size);
2934         bxe_panic(sc, ("sge page count error\n"));
2935         return (EINVAL);
2936     }
2937
2938     /*
2939      * Scan through the scatter gather list pulling individual mbufs into a
2940      * single mbuf for the host stack.
2941      */
2942     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
2943         sge_idx = RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[j]));
2944
2945         /*
2946          * Firmware gives the indices of the SGE as if the ring is an array
2947          * (meaning that the "next" element will consume 2 indices).
2948          */
2949         frag_len = min(frag_size, (uint32_t)(SGE_PAGES));
2950
2951         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
2952                            "sge_idx=%d frag_size=%d frag_len=%d\n",
2953               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
2954
2955         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
2956
2957         /* allocate a new mbuf for the SGE */
2958         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
2959         if (rc) {
2960             /* Leave all remaining SGEs in the ring! */
2961             return (rc);
2962         }
2963
2964         /* update the fragment length */
2965         m_frag->m_len = frag_len;
2966
2967         /* concatenate the fragment to the head mbuf */
2968         m_cat(m, m_frag);
2969         fp->eth_q_stats.mbuf_alloc_sge--;
2970
2971         /* update the TPA mbuf size and remaining fragment size */
2972         m->m_pkthdr.len += frag_len;
2973         frag_size -= frag_len;
2974     }
2975
2976     BLOGD(sc, DBG_LRO,
2977           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
2978           fp->index, queue, frag_size);
2979
2980     return (rc);
2981 }
2982 #endif
2983 static inline void
2984 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
2985 {
2986     int i, j;
2987
2988     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
2989         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
2990
2991         for (j = 0; j < 2; j++) {
2992             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
2993             idx--;
2994         }
2995     }
2996 }
2997
2998 static inline void
2999 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3000 {
3001     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3002     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3003
3004     /*
3005      * Clear the two last indices in the page to 1. These are the indices that
3006      * correspond to the "next" element, hence will never be indicated and
3007      * should be removed from the calculations.
3008      */
3009     bxe_clear_sge_mask_next_elems(fp);
3010 }
3011
3012 static inline void
3013 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3014                         uint16_t            idx)
3015 {
3016     uint16_t last_max = fp->last_max_sge;
3017
3018     if (SUB_S16(idx, last_max) > 0) {
3019         fp->last_max_sge = idx;
3020     }
3021 }
3022
3023 static inline void
3024 bxe_update_sge_prod(struct bxe_adapter          *sc,
3025                     struct bxe_fastpath       *fp,
3026                     uint16_t                  sge_len,
3027                     struct eth_end_agg_rx_cqe *cqe)
3028 {
3029     uint16_t last_max, last_elem, first_elem;
3030     uint16_t delta = 0;
3031     uint16_t i;
3032
3033     if (!sge_len) {
3034         return;
3035     }
3036
3037     /* first mark all used pages */
3038     for (i = 0; i < sge_len; i++) {
3039         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3040                             RX_SGE(le16toh(cqe->sgl_or_raw_data.sgl[i])));
3041     }
3042
3043     BLOGD(sc, DBG_LRO,
3044           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3045           fp->index, sge_len - 1,
3046           le16toh(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3047
3048     /* assume that the last SGE index is the biggest */
3049     bxe_update_last_max_sge(fp,
3050                             le16toh(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3051
3052     last_max = RX_SGE(fp->last_max_sge);
3053     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3054     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3055
3056     /* if ring is not full */
3057     if (last_elem + 1 != first_elem) {
3058         last_elem++;
3059     }
3060
3061     /* now update the prod */
3062     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3063         if (fp->sge_mask[i]) {
3064             break;
3065         }
3066
3067         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3068         delta += BIT_VEC64_ELEM_SZ;
3069     }
3070
3071     if (delta > 0) {
3072         fp->rx_sge_prod += delta;
3073         /* clear page-end entries */
3074         bxe_clear_sge_mask_next_elems(fp);
3075     }
3076
3077     BLOGD(sc, DBG_LRO,
3078           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3079           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3080 }
3081
3082 /*
3083  * The aggregation on the current TPA queue has completed. Pull the individual
3084  * mbuf fragments together into a single mbuf, perform all necessary checksum
3085  * calculations, and send the resuting mbuf to the stack.
3086  */
3087 static void
3088 bxe_tpa_stop(struct bxe_adapter          *sc,
3089              struct bxe_fastpath       *fp,
3090              struct bxe_sw_tpa_info    *tpa_info,
3091              uint16_t                  queue,
3092              uint16_t                  pages,
3093                          struct eth_end_agg_rx_cqe *cqe,
3094              uint16_t                  cqe_idx)
3095 {
3096 #if 0
3097     if_t ifp = sc->ifp;
3098     struct mbuf *m;
3099     int rc = 0;
3100
3101     BLOGD(sc, DBG_LRO,
3102           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3103           fp->index, queue, tpa_info->placement_offset,
3104           le16toh(cqe->pkt_len), pages, tpa_info->vlan_tag);
3105
3106     m = tpa_info->bd.m;
3107
3108     /* allocate a replacement before modifying existing mbuf */
3109     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3110     if (rc) {
3111         /* drop the frame and log an error */
3112         fp->eth_q_stats.rx_soft_errors++;
3113         goto bxe_tpa_stop_exit;
3114     }
3115
3116     /* we have a replacement, fixup the current mbuf */
3117     m_adj(m, tpa_info->placement_offset);
3118     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3119
3120     /* mark the checksums valid (taken care of by the firmware) */
3121     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3122     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3123     m->m_pkthdr.csum_data = 0xffff;
3124     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3125                                CSUM_IP_VALID   |
3126                                CSUM_DATA_VALID |
3127                                CSUM_PSEUDO_HDR);
3128
3129     /* aggregate all of the SGEs into a single mbuf */
3130     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3131     if (rc) {
3132         /* drop the packet and log an error */
3133         fp->eth_q_stats.rx_soft_errors++;
3134         m_freem(m);
3135     } else {
3136         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3137             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3138             m->m_flags |= M_VLANTAG;
3139         }
3140
3141         /* assign packet to this interface interface */
3142         if_setrcvif(m, ifp);
3143
3144 #if __FreeBSD_version >= 800000
3145         /* specify what RSS queue was used for this flow */
3146         m->m_pkthdr.flowid = fp->index;
3147         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3148 #endif
3149
3150         if_inc_counter(ifp, IFCOUNTER_IPACKETS, 1);
3151         fp->eth_q_stats.rx_tpa_pkts++;
3152
3153         /* pass the frame to the stack */
3154         if_input(ifp, m);
3155     }
3156
3157     /* we passed an mbuf up the stack or dropped the frame */
3158     fp->eth_q_stats.mbuf_alloc_tpa--;
3159
3160 bxe_tpa_stop_exit:
3161
3162     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3163     fp->rx_tpa_queue_used &= ~(1 << queue);
3164 #endif
3165 }
3166
3167 static uint8_t
3168 bxe_rxeof(struct bxe_adapter    *sc,
3169           struct bxe_fastpath *fp)
3170 {
3171 #if 0
3172     if_t ifp = sc->ifp;
3173     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3174     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3175     int rx_pkts = 0;
3176     int rc;
3177
3178     BXE_FP_RX_LOCK(fp);
3179
3180     /* CQ "next element" is of the size of the regular element */
3181     hw_cq_cons = le16toh(*fp->rx_cq_cons_sb);
3182     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3183         hw_cq_cons++;
3184     }
3185
3186     bd_cons = fp->rx_bd_cons;
3187     bd_prod = fp->rx_bd_prod;
3188     bd_prod_fw = bd_prod;
3189     sw_cq_cons = fp->rx_cq_cons;
3190     sw_cq_prod = fp->rx_cq_prod;
3191
3192     /*
3193      * Memory barrier necessary as speculative reads of the rx
3194      * buffer can be ahead of the index in the status block
3195      */
3196     rmb();
3197
3198     BLOGD(sc, DBG_RX,
3199           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3200           fp->index, hw_cq_cons, sw_cq_cons);
3201
3202     while (sw_cq_cons != hw_cq_cons) {
3203         struct bxe_sw_rx_bd *rx_buf = NULL;
3204         union eth_rx_cqe *cqe;
3205         struct eth_fast_path_rx_cqe *cqe_fp;
3206         uint8_t cqe_fp_flags;
3207         enum eth_rx_cqe_type cqe_fp_type;
3208         uint16_t len, pad;
3209         struct mbuf *m = NULL;
3210
3211         comp_ring_cons = RCQ(sw_cq_cons);
3212         bd_prod = RX_BD(bd_prod);
3213         bd_cons = RX_BD(bd_cons);
3214
3215         cqe          = &fp->rcq_chain[comp_ring_cons];
3216         cqe_fp       = &cqe->fast_path_cqe;
3217         cqe_fp_flags = cqe_fp->type_error_flags;
3218         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3219
3220         BLOGD(sc, DBG_RX,
3221               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3222               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3223               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u\n",
3224               fp->index,
3225               hw_cq_cons,
3226               sw_cq_cons,
3227               bd_prod,
3228               bd_cons,
3229               CQE_TYPE(cqe_fp_flags),
3230               cqe_fp_flags,
3231               cqe_fp->status_flags,
3232               le32toh(cqe_fp->rss_hash_result),
3233               le16toh(cqe_fp->vlan_tag),
3234               le16toh(cqe_fp->pkt_len_or_gro_seg_len));
3235
3236         /* is this a slowpath msg? */
3237         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3238             bxe_sp_event(sc, fp, cqe);
3239             goto next_cqe;
3240         }
3241
3242         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3243
3244         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3245             struct bxe_sw_tpa_info *tpa_info;
3246             uint16_t frag_size, pages;
3247             uint8_t queue;
3248
3249 #if 0
3250             /* sanity check */
3251             if (!fp->tpa_enable &&
3252                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3253                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3254                       CQE_TYPE(cqe_fp_type));
3255             }
3256 #endif
3257
3258             if (CQE_TYPE_START(cqe_fp_type)) {
3259                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3260                               bd_cons, bd_prod, cqe_fp);
3261                 m = NULL; /* packet not ready yet */
3262                 goto next_rx;
3263             }
3264
3265             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3266                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3267
3268             queue = cqe->end_agg_cqe.queue_index;
3269             tpa_info = &fp->rx_tpa_info[queue];
3270
3271             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3272                   fp->index, queue);
3273
3274             frag_size = (le16toh(cqe->end_agg_cqe.pkt_len) -
3275                          tpa_info->len_on_bd);
3276             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3277
3278             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3279                          &cqe->end_agg_cqe, comp_ring_cons);
3280
3281             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe);
3282
3283             goto next_cqe;
3284         }
3285
3286         /* non TPA */
3287
3288         /* is this an error packet? */
3289         if (__predict_false(cqe_fp_flags &
3290                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3291             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3292             fp->eth_q_stats.rx_soft_errors++;
3293             goto next_rx;
3294         }
3295
3296         len = le16toh(cqe_fp->pkt_len_or_gro_seg_len);
3297         pad = cqe_fp->placement_offset;
3298
3299         m = rx_buf->m;
3300
3301         if (__predict_false(m == NULL)) {
3302             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3303                   bd_cons, fp->index);
3304             goto next_rx;
3305         }
3306
3307         /* XXX double copy if packet length under a threshold */
3308
3309         /*
3310          * If all the buffer descriptors are filled with mbufs then fill in
3311          * the current consumer index with a new BD. Else if a maximum Rx
3312          * buffer limit is imposed then fill in the next producer index.
3313          */
3314         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3315                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3316                                       bd_prod : bd_cons);
3317         if (rc != 0) {
3318             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3319                   fp->index, rc);
3320             fp->eth_q_stats.rx_soft_errors++;
3321
3322             if (sc->max_rx_bufs != RX_BD_USABLE) {
3323                 /* copy this consumer index to the producer index */
3324                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3325                        sizeof(struct bxe_sw_rx_bd));
3326                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3327             }
3328
3329             goto next_rx;
3330         }
3331
3332         /* current mbuf was detached from the bd */
3333         fp->eth_q_stats.mbuf_alloc_rx--;
3334
3335         /* we allocated a replacement mbuf, fixup the current one */
3336         m_adj(m, pad);
3337         m->m_pkthdr.len = m->m_len = len;
3338
3339         /* assign packet to this interface interface */
3340         if_setrcvif(m, ifp);
3341
3342         /* assume no hardware checksum has complated */
3343         m->m_pkthdr.csum_flags = 0;
3344
3345         /* validate checksum if offload enabled */
3346         if (if_getcapenable(ifp) & IFCAP_RXCSUM) {
3347             /* check for a valid IP frame */
3348             if (!(cqe->fast_path_cqe.status_flags &
3349                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3350                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3351                 if (__predict_false(cqe_fp_flags &
3352                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3353                     fp->eth_q_stats.rx_hw_csum_errors++;
3354                 } else {
3355                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3356                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3357                 }
3358             }
3359
3360             /* check for a valid TCP/UDP frame */
3361             if (!(cqe->fast_path_cqe.status_flags &
3362                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3363                 if (__predict_false(cqe_fp_flags &
3364                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3365                     fp->eth_q_stats.rx_hw_csum_errors++;
3366                 } else {
3367                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3368                     m->m_pkthdr.csum_data = 0xFFFF;
3369                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3370                                                CSUM_PSEUDO_HDR);
3371                 }
3372             }
3373         }
3374
3375         /* if there is a VLAN tag then flag that info */
3376         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3377             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3378             m->m_flags |= M_VLANTAG;
3379         }
3380
3381 #if __FreeBSD_version >= 800000
3382         /* specify what RSS queue was used for this flow */
3383         m->m_pkthdr.flowid = fp->index;
3384         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3385 #endif
3386
3387 next_rx:
3388
3389         bd_cons    = RX_BD_NEXT(bd_cons);
3390         bd_prod    = RX_BD_NEXT(bd_prod);
3391         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3392
3393         /* pass the frame to the stack */
3394         if (m != NULL) {
3395             if_inc_counter(ifp, IFCOUNTER_IPACKETS, 1);
3396             rx_pkts++;
3397             if_input(ifp, m);
3398         }
3399
3400 next_cqe:
3401
3402         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3403         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3404
3405         /* limit spinning on the queue */
3406         if (rx_pkts == sc->rx_budget) {
3407             fp->eth_q_stats.rx_budget_reached++;
3408             break;
3409         }
3410     } /* while work to do */
3411
3412     fp->rx_bd_cons = bd_cons;
3413     fp->rx_bd_prod = bd_prod_fw;
3414     fp->rx_cq_cons = sw_cq_cons;
3415     fp->rx_cq_prod = sw_cq_prod;
3416
3417     /* Update producers */
3418     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3419
3420     fp->eth_q_stats.rx_pkts += rx_pkts;
3421     fp->eth_q_stats.rx_calls++;
3422
3423     BXE_FP_RX_UNLOCK(fp);
3424
3425     return (sw_cq_cons != hw_cq_cons);
3426 #endif
3427 }
3428
3429 static uint16_t
3430 bxe_free_tx_pkt(struct bxe_adapter    *sc,
3431                 struct bxe_fastpath *fp,
3432                 uint16_t            idx)
3433 {
3434 #if 0
3435     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3436     struct eth_tx_start_bd *tx_start_bd;
3437     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3438     uint16_t new_cons;
3439     int nbd;
3440
3441     /* unmap the mbuf from non-paged memory */
3442     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3443
3444     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3445     nbd = le16toh(tx_start_bd->nbd) - 1;
3446     // this #if 0 was already here in fbsd
3447 #if 0
3448     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3449         bxe_panic(sc, ("BAD nbd!\n"));
3450     }
3451 #endif
3452
3453     new_cons = (tx_buf->first_bd + nbd);
3454     // this #if 0 was already here in fbsd
3455 #if 0
3456     struct eth_tx_bd *tx_data_bd;
3457
3458     /*
3459      * The following code doesn't do anything but is left here
3460      * for clarity on what the new value of new_cons skipped.
3461      */
3462
3463     /* get the next bd */
3464     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3465
3466     /* skip the parse bd */
3467     --nbd;
3468     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3469
3470     /* skip the TSO split header bd since they have no mapping */
3471     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3472         --nbd;
3473         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3474     }
3475
3476     /* now free frags */
3477     while (nbd > 0) {
3478         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3479         if (--nbd) {
3480             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3481         }
3482     }
3483 #endif
3484
3485     /* free the mbuf */
3486     if (tx_buf->m != NULL) {
3487         m_freem(tx_buf->m);
3488         fp->eth_q_stats.mbuf_alloc_tx--;
3489     } else {
3490         fp->eth_q_stats.tx_chain_lost_mbuf++;
3491     }
3492
3493     tx_buf->m = NULL;
3494     tx_buf->first_bd = 0;
3495
3496     return (new_cons);
3497 #endif
3498 }
3499
3500 /* transmit timeout watchdog */
3501 static int
3502 bxe_watchdog(struct bxe_adapter    *sc,
3503              struct bxe_fastpath *fp)
3504 {
3505 #if 0
3506     BXE_FP_TX_LOCK(fp);
3507
3508     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3509         BXE_FP_TX_UNLOCK(fp);
3510         return (0);
3511     }
3512
3513     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3514
3515     BXE_FP_TX_UNLOCK(fp);
3516
3517     atomic_set(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3518     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3519 #endif
3520     return (-1);
3521 }
3522
3523 /* processes transmit completions */
3524 static uint8_t
3525 bxe_txeof(struct bxe_adapter    *sc,
3526           struct bxe_fastpath *fp)
3527 {
3528 #if 0
3529     if_t ifp = sc->ifp;
3530     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3531     uint16_t tx_bd_avail;
3532
3533     BXE_FP_TX_LOCK_ASSERT(fp);
3534
3535     bd_cons = fp->tx_bd_cons;
3536     hw_cons = le16toh(*fp->tx_cons_sb);
3537     sw_cons = fp->tx_pkt_cons;
3538
3539     while (sw_cons != hw_cons) {
3540         pkt_cons = TX_BD(sw_cons);
3541
3542         BLOGD(sc, DBG_TX,
3543               "TX: fp[%d]: hw_cons=%u sw_cons=%u pkt_cons=%u\n",
3544               fp->index, hw_cons, sw_cons, pkt_cons);
3545
3546         bd_cons = bxe_free_tx_pkt(sc, fp, pkt_cons);
3547
3548         sw_cons++;
3549     }
3550
3551     fp->tx_pkt_cons = sw_cons;
3552     fp->tx_bd_cons  = bd_cons;
3553
3554     BLOGD(sc, DBG_TX,
3555           "TX done: fp[%d]: hw_cons=%u sw_cons=%u sw_prod=%u\n",
3556           fp->index, hw_cons, fp->tx_pkt_cons, fp->tx_pkt_prod);
3557
3558     mb();
3559
3560     tx_bd_avail = bxe_tx_avail(sc, fp);
3561
3562     if (tx_bd_avail < BXE_TX_CLEANUP_THRESHOLD) {
3563         if_setdrvflagbits(ifp, IFF_DRV_OACTIVE, 0);
3564     } else {
3565         if_setdrvflagbits(ifp, 0, IFF_DRV_OACTIVE);
3566     }
3567
3568     if (fp->tx_pkt_prod != fp->tx_pkt_cons) {
3569         /* reset the watchdog timer if there are pending transmits */
3570         fp->watchdog_timer = BXE_TX_TIMEOUT;
3571         return (TRUE);
3572     } else {
3573         /* clear watchdog when there are no pending transmits */
3574         fp->watchdog_timer = 0;
3575         return (FALSE);
3576     }
3577 #endif
3578 }
3579
3580 static void
3581 bxe_drain_tx_queues(struct bxe_adapter *sc)
3582 {
3583 #if 0
3584     struct bxe_fastpath *fp;
3585     int i, count;
3586
3587     /* wait until all TX fastpath tasks have completed */
3588     for (i = 0; i < sc->num_queues; i++) {
3589         fp = &sc->fp[i];
3590
3591         count = 1000;
3592
3593         while (bxe_has_tx_work(fp)) {
3594
3595             BXE_FP_TX_LOCK(fp);
3596             bxe_txeof(sc, fp);
3597             BXE_FP_TX_UNLOCK(fp);
3598
3599             if (count == 0) {
3600                 BLOGE(sc, "Timeout waiting for fp[%d] "
3601                           "transmits to complete!\n", i);
3602                 bxe_panic(sc, ("tx drain failure\n"));
3603                 return;
3604             }
3605
3606             count--;
3607             udelay(1000);
3608             rmb();
3609         }
3610     }
3611 #endif
3612     return;
3613 }
3614
3615 static int
3616 bxe_del_all_macs(struct bxe_adapter          *sc,
3617                  struct ecore_vlan_mac_obj *mac_obj,
3618                  int                       mac_type,
3619                  uint8_t                   wait_for_comp)
3620 {
3621 #if 0
3622     unsigned long ramrod_flags = 0, vlan_mac_flags = 0;
3623     int rc;
3624
3625     /* wait for completion of requested */
3626     if (wait_for_comp) {
3627         bxe_set_bit(RAMROD_COMP_WAIT, &ramrod_flags);
3628     }
3629
3630     /* Set the mac type of addresses we want to clear */
3631     bxe_set_bit(mac_type, &vlan_mac_flags);
3632
3633     rc = mac_obj->delete_all(sc, mac_obj, &vlan_mac_flags, &ramrod_flags);
3634     if (rc < 0) {
3635         BLOGE(sc, "Failed to delete MACs (%d)\n", rc);
3636     }
3637
3638     return (rc);
3639 #endif
3640     return -1;
3641 }
3642
3643 static int
3644 bxe_fill_accept_flags(struct bxe_adapter *sc,
3645                       uint32_t         rx_mode,
3646                       unsigned long    *rx_accept_flags,
3647                       unsigned long    *tx_accept_flags)
3648 {
3649 #if 0
3650     /* Clear the flags first */
3651     *rx_accept_flags = 0;
3652     *tx_accept_flags = 0;
3653
3654     switch (rx_mode) {
3655     case BXE_RX_MODE_NONE:
3656         /*
3657          * 'drop all' supersedes any accept flags that may have been
3658          * passed to the function.
3659          */
3660         break;
3661
3662     case BXE_RX_MODE_NORMAL:
3663         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3664         bxe_set_bit(ECORE_ACCEPT_MULTICAST, rx_accept_flags);
3665         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3666
3667         /* internal switching mode */
3668         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3669         bxe_set_bit(ECORE_ACCEPT_MULTICAST, tx_accept_flags);
3670         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3671
3672         break;
3673
3674     case BXE_RX_MODE_ALLMULTI:
3675         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3676         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3677         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3678
3679         /* internal switching mode */
3680         bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3681         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3682         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3683
3684         break;
3685
3686     case BXE_RX_MODE_PROMISC:
3687         /*
3688          * According to deffinition of SI mode, iface in promisc mode
3689          * should receive matched and unmatched (in resolution of port)
3690          * unicast packets.
3691          */
3692         bxe_set_bit(ECORE_ACCEPT_UNMATCHED, rx_accept_flags);
3693         bxe_set_bit(ECORE_ACCEPT_UNICAST, rx_accept_flags);
3694         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, rx_accept_flags);
3695         bxe_set_bit(ECORE_ACCEPT_BROADCAST, rx_accept_flags);
3696
3697         /* internal switching mode */
3698         bxe_set_bit(ECORE_ACCEPT_ALL_MULTICAST, tx_accept_flags);
3699         bxe_set_bit(ECORE_ACCEPT_BROADCAST, tx_accept_flags);
3700
3701         if (IS_MF_SI(sc)) {
3702             bxe_set_bit(ECORE_ACCEPT_ALL_UNICAST, tx_accept_flags);
3703         } else {
3704             bxe_set_bit(ECORE_ACCEPT_UNICAST, tx_accept_flags);
3705         }
3706
3707         break;
3708
3709     default:
3710         BLOGE(sc, "Unknown rx_mode (%d)\n", rx_mode);
3711         return (-1);
3712     }
3713
3714     /* Set ACCEPT_ANY_VLAN as we do not enable filtering by VLAN */
3715     if (rx_mode != BXE_RX_MODE_NONE) {
3716         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, rx_accept_flags);
3717         bxe_set_bit(ECORE_ACCEPT_ANY_VLAN, tx_accept_flags);
3718     }
3719 #endif
3720     return (0);
3721 }
3722
3723 static int
3724 bxe_set_q_rx_mode(struct bxe_adapter *sc,
3725                   uint8_t          cl_id,
3726                   unsigned long    rx_mode_flags,
3727                   unsigned long    rx_accept_flags,
3728                   unsigned long    tx_accept_flags,
3729                   unsigned long    ramrod_flags)
3730 {
3731 #if 0
3732     struct ecore_rx_mode_ramrod_params ramrod_param;
3733     int rc;
3734
3735     memset(&ramrod_param, 0, sizeof(ramrod_param));
3736
3737     /* Prepare ramrod parameters */
3738     ramrod_param.cid = 0;
3739     ramrod_param.cl_id = cl_id;
3740     ramrod_param.rx_mode_obj = &sc->rx_mode_obj;
3741     ramrod_param.func_id = SC_FUNC(sc);
3742
3743     ramrod_param.pstate = &sc->sp_state;
3744     ramrod_param.state = ECORE_FILTER_RX_MODE_PENDING;
3745
3746     ramrod_param.rdata = BXE_SP(sc, rx_mode_rdata);
3747     ramrod_param.rdata_mapping = BXE_SP_MAPPING(sc, rx_mode_rdata);
3748
3749     bxe_set_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state);
3750
3751     ramrod_param.ramrod_flags = ramrod_flags;
3752     ramrod_param.rx_mode_flags = rx_mode_flags;
3753
3754     ramrod_param.rx_accept_flags = rx_accept_flags;
3755     ramrod_param.tx_accept_flags = tx_accept_flags;
3756
3757     rc = ecore_config_rx_mode(sc, &ramrod_param);
3758     if (rc < 0) {
3759         BLOGE(sc, "Set rx_mode %d failed\n", sc->rx_mode);
3760         return (rc);
3761     }
3762 #endif
3763     return (0);
3764 }
3765
3766 static int
3767 bxe_set_storm_rx_mode(struct bxe_adapter *sc)
3768 {
3769 #if 0
3770     unsigned long rx_mode_flags = 0, ramrod_flags = 0;
3771     unsigned long rx_accept_flags = 0, tx_accept_flags = 0;
3772     int rc;
3773
3774     rc = bxe_fill_accept_flags(sc, sc->rx_mode, &rx_accept_flags,
3775                                &tx_accept_flags);
3776     if (rc) {
3777         return (rc);
3778     }
3779
3780     bxe_set_bit(RAMROD_RX, &ramrod_flags);
3781     bxe_set_bit(RAMROD_TX, &ramrod_flags);
3782
3783     /* XXX ensure all fastpath have same cl_id and/or move it to bxe_adapter */
3784     return (bxe_set_q_rx_mode(sc, sc->fp[0].cl_id, rx_mode_flags,
3785                               rx_accept_flags, tx_accept_flags,
3786                               ramrod_flags));
3787 #endif
3788 }
3789
3790 /* returns the "mcp load_code" according to global load_count array */
3791 static int
3792 bxe_nic_load_no_mcp(struct bxe_adapter *sc)
3793 {
3794 #if 0
3795     int path = SC_PATH(sc);
3796     int port = SC_PORT(sc);
3797
3798     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3799           path, load_count[path][0], load_count[path][1],
3800           load_count[path][2]);
3801     load_count[path][0]++;
3802     load_count[path][1 + port]++;
3803     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3804           path, load_count[path][0], load_count[path][1],
3805           load_count[path][2]);
3806     if (load_count[path][0] == 1) {
3807         return (FW_MSG_CODE_DRV_LOAD_COMMON);
3808     } else if (load_count[path][1 + port] == 1) {
3809         return (FW_MSG_CODE_DRV_LOAD_PORT);
3810     } else {
3811         return (FW_MSG_CODE_DRV_LOAD_FUNCTION);
3812     }
3813 #endif
3814 }
3815
3816 /* returns the "mcp load_code" according to global load_count array */
3817 static int
3818 bxe_nic_unload_no_mcp(struct bxe_adapter *sc)
3819 {
3820 #if 0
3821     int port = SC_PORT(sc);
3822     int path = SC_PATH(sc);
3823
3824     BLOGI(sc, "NO MCP - load counts[%d]      %d, %d, %d\n",
3825           path, load_count[path][0], load_count[path][1],
3826           load_count[path][2]);
3827     load_count[path][0]--;
3828     load_count[path][1 + port]--;
3829     BLOGI(sc, "NO MCP - new load counts[%d]  %d, %d, %d\n",
3830           path, load_count[path][0], load_count[path][1],
3831           load_count[path][2]);
3832     if (load_count[path][0] == 0) {
3833         return (FW_MSG_CODE_DRV_UNLOAD_COMMON);
3834     } else if (load_count[path][1 + port] == 0) {
3835         return (FW_MSG_CODE_DRV_UNLOAD_PORT);
3836     } else {
3837         return (FW_MSG_CODE_DRV_UNLOAD_FUNCTION);
3838     }
3839 #endif
3840 }
3841
3842 /* request unload mode from the MCP: COMMON, PORT or FUNCTION */
3843 static uint32_t
3844 bxe_send_unload_req(struct bxe_adapter *sc,
3845                     int              unload_mode)
3846 {
3847 #if 0
3848     uint32_t reset_code = 0;
3849     int port = SC_PORT(sc);
3850     int path = SC_PATH(sc);
3851
3852     /* Select the UNLOAD request mode */
3853     if (unload_mode == UNLOAD_NORMAL) {
3854         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3855     }
3856     else if (sc->flags & BXE_NO_WOL_FLAG) {
3857         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_MCP;
3858     } else if (sc->wol) {
3859         uint32_t emac_base = port ? GRCBASE_EMAC1 : GRCBASE_EMAC0;
3860         uint8_t *mac_addr = sc->pcidev->dev_addr;
3861         uint32_t val;
3862         uint16_t pmc;
3863
3864         /*
3865          * The mac address is written to entries 1-4 to
3866          * preserve entry 0 which is used by the PMF
3867          */
3868         uint8_t entry = (SC_VN(sc) + 1)*8;
3869
3870         val = (mac_addr[0] << 8) | mac_addr[1];
3871         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry, val);
3872
3873         val = (mac_addr[2] << 24) | (mac_addr[3] << 16) |
3874               (mac_addr[4] << 8) | mac_addr[5];
3875         EMAC_WR(sc, EMAC_REG_EMAC_MAC_MATCH + entry + 4, val);
3876
3877         /* Enable the PME and clear the status */
3878         pmc = pcidev_read16(sc->pcidev,
3879                               (sc->devinfo.pcie_pm_cap_reg +
3880                                PCIR_POWER_STATUS));
3881         pmc |= PCIM_PSTAT_PMEENABLE | PCIM_PSTAT_PME;
3882         pcidev_write32(sc->pcidev,
3883                        (sc->devinfo.pcie_pm_cap_reg + PCIR_POWER_STATUS), pmc);
3884
3885         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_EN;
3886     }
3887     else {
3888         reset_code = DRV_MSG_CODE_UNLOAD_REQ_WOL_DIS;
3889     }
3890
3891     /* Send the request to the MCP */
3892     if (!BXE_NOMCP(sc)) {
3893         reset_code = bxe_fw_command(sc, reset_code, 0);
3894     } else {
3895         reset_code = bxe_nic_unload_no_mcp(sc);
3896     }
3897
3898     return (reset_code);
3899 #endif
3900     return 0;
3901 }
3902
3903 /* send UNLOAD_DONE command to the MCP */
3904 static void
3905 bxe_send_unload_done(struct bxe_adapter *sc,
3906                      uint8_t          keep_link)
3907 {
3908     uint32_t reset_param =
3909         keep_link ? DRV_MSG_CODE_UNLOAD_SKIP_LINK_RESET : 0;
3910
3911     /* Report UNLOAD_DONE to MCP */
3912     if (!BXE_NOMCP(sc)) {
3913         bxe_fw_command(sc, DRV_MSG_CODE_UNLOAD_DONE, reset_param);
3914     }
3915 }
3916
3917 static int
3918 bxe_func_wait_started(struct bxe_adapter *sc)
3919 {
3920 #if 0
3921     int tout = 50;
3922
3923     if (!sc->port.pmf) {
3924         return (0);
3925     }
3926
3927     /*
3928      * (assumption: No Attention from MCP at this stage)
3929      * PMF probably in the middle of TX disable/enable transaction
3930      * 1. Sync IRS for default SB
3931      * 2. Sync SP queue - this guarantees us that attention handling started
3932      * 3. Wait, that TX disable/enable transaction completes
3933      *
3934      * 1+2 guarantee that if DCBX attention was scheduled it already changed
3935      * pending bit of transaction from STARTED-->TX_STOPPED, if we already
3936      * received completion for the transaction the state is TX_STOPPED.
3937      * State will return to STARTED after completion of TX_STOPPED-->STARTED
3938      * transaction.
3939      */
3940
3941     /* XXX make sure default SB ISR is done */
3942     /* need a way to synchronize an irq (intr_mtx?) */
3943
3944     /* XXX flush any work queues */
3945
3946     while (ecore_func_get_state(sc, &sc->func_obj) !=
3947            ECORE_F_STATE_STARTED && tout--) {
3948         udelay(20000);
3949     }
3950
3951     if (ecore_func_get_state(sc, &sc->func_obj) != ECORE_F_STATE_STARTED) {
3952         /*
3953          * Failed to complete the transaction in a "good way"
3954          * Force both transactions with CLR bit.
3955          */
3956         struct ecore_func_state_params func_params = { NULL };
3957
3958         BLOGE(sc, "Unexpected function state! "
3959                   "Forcing STARTED-->TX_STOPPED-->STARTED\n");
3960
3961         func_params.f_obj = &sc->func_obj;
3962         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
3963
3964         /* STARTED-->TX_STOPPED */
3965         func_params.cmd = ECORE_F_CMD_TX_STOP;
3966         ecore_func_state_change(sc, &func_params);
3967
3968         /* TX_STOPPED-->STARTED */
3969         func_params.cmd = ECORE_F_CMD_TX_START;
3970         return (ecore_func_state_change(sc, &func_params));
3971     }
3972 #endif
3973     return (0);
3974 }
3975
3976 static int
3977 bxe_stop_queue(struct bxe_adapter *sc,
3978                int              index)
3979 {
3980 #if 0
3981     struct bxe_fastpath *fp = &sc->fp[index];
3982     struct ecore_queue_state_params q_params = { NULL };
3983     int rc;
3984
3985     BLOGD(sc, DBG_LOAD, "stopping queue %d cid %d\n", index, fp->index);
3986
3987     q_params.q_obj = &sc->sp_objs[fp->index].q_obj;
3988     /* We want to wait for completion in this context */
3989     bxe_set_bit(RAMROD_COMP_WAIT, &q_params.ramrod_flags);
3990
3991     /* Stop the primary connection: */
3992
3993     /* ...halt the connection */
3994     q_params.cmd = ECORE_Q_CMD_HALT;
3995     rc = ecore_queue_state_change(sc, &q_params);
3996     if (rc) {
3997         return (rc);
3998     }
3999
4000     /* ...terminate the connection */
4001     q_params.cmd = ECORE_Q_CMD_TERMINATE;
4002     memset(&q_params.params.terminate, 0, sizeof(q_params.params.terminate));
4003     q_params.params.terminate.cid_index = FIRST_TX_COS_INDEX;
4004     rc = ecore_queue_state_change(sc, &q_params);
4005     if (rc) {
4006         return (rc);
4007     }
4008
4009     /* ...delete cfc entry */
4010     q_params.cmd = ECORE_Q_CMD_CFC_DEL;
4011     memset(&q_params.params.cfc_del, 0, sizeof(q_params.params.cfc_del));
4012     q_params.params.cfc_del.cid_index = FIRST_TX_COS_INDEX;
4013     return (ecore_queue_state_change(sc, &q_params));
4014 #endif
4015     return -1;
4016 }
4017
4018 /* wait for the outstanding SP commands */
4019 static inline uint8_t
4020 bxe_wait_sp_comp(struct bxe_adapter *sc,
4021                  unsigned long    mask)
4022 {
4023     unsigned long tmp;
4024     int tout = 5000; /* wait for 5 secs tops */
4025
4026     while (tout--) {
4027         mb();
4028         if (!(atomic_read(&sc->sp_state) & mask)) {
4029             return (TRUE);
4030         }
4031
4032         udelay(1000);
4033     }
4034
4035     mb();
4036
4037     tmp = atomic_read(&sc->sp_state);
4038     if (tmp & mask) {
4039         BLOGE(sc, "Filtering completion timed out: "
4040                   "sp_state 0x%lx, mask 0x%lx\n",
4041               tmp, mask);
4042         return (FALSE);
4043     }
4044
4045     return (FALSE);
4046 }
4047
4048 static int
4049 bxe_func_stop(struct bxe_adapter *sc)
4050 {
4051 #if 0
4052     struct ecore_func_state_params func_params = { NULL };
4053     int rc;
4054
4055     /* prepare parameters for function state transitions */
4056     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4057     func_params.f_obj = &sc->func_obj;
4058     func_params.cmd = ECORE_F_CMD_STOP;
4059
4060     /*
4061      * Try to stop the function the 'good way'. If it fails (in case
4062      * of a parity error during bxe_chip_cleanup()) and we are
4063      * not in a debug mode, perform a state transaction in order to
4064      * enable further HW_RESET transaction.
4065      */
4066     rc = ecore_func_state_change(sc, &func_params);
4067     if (rc) {
4068         BLOGE(sc, "FUNC_STOP ramrod failed. "
4069                   "Running a dry transaction\n");
4070         bxe_set_bit(RAMROD_DRV_CLR_ONLY, &func_params.ramrod_flags);
4071         return (ecore_func_state_change(sc, &func_params));
4072     }
4073 #endif
4074     return (0);
4075 }
4076
4077 static int
4078 bxe_reset_hw(struct bxe_adapter *sc,
4079              uint32_t         load_code)
4080 {
4081 #if 0
4082     struct ecore_func_state_params func_params = { NULL };
4083
4084     /* Prepare parameters for function state transitions */
4085     bxe_set_bit(RAMROD_COMP_WAIT, &func_params.ramrod_flags);
4086
4087     func_params.f_obj = &sc->func_obj;
4088     func_params.cmd = ECORE_F_CMD_HW_RESET;
4089
4090     func_params.params.hw_init.load_phase = load_code;
4091
4092     return (ecore_func_state_change(sc, &func_params));
4093 #endif
4094     return 0;
4095 }
4096
4097 static void
4098 bxe_int_disable_sync(struct bxe_adapter *sc,
4099                      int              disable_hw)
4100 {
4101     if (disable_hw) {
4102         /* prevent the HW from sending interrupts */
4103         bxe_int_disable(sc);
4104     }
4105
4106     /* XXX need a way to synchronize ALL irqs (intr_mtx?) */
4107     /* make sure all ISRs are done */
4108
4109     /* XXX make sure sp_task is not running */
4110     /* cancel and flush work queues */
4111 }
4112
4113 static void
4114 bxe_chip_cleanup(struct bxe_adapter *sc,
4115                  uint32_t         unload_mode,
4116                  uint8_t          keep_link)
4117 {
4118 #if 0
4119     int port = SC_PORT(sc);
4120     struct ecore_mcast_ramrod_params rparam = { NULL };
4121     uint32_t reset_code;
4122     int i, rc = 0;
4123
4124     bxe_drain_tx_queues(sc);
4125
4126     /* give HW time to discard old tx messages */
4127     udelay(1000);
4128
4129     /* Clean all ETH MACs */
4130     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_ETH_MAC, FALSE);
4131     if (rc < 0) {
4132         BLOGE(sc, "Failed to delete all ETH MACs (%d)\n", rc);
4133     }
4134
4135     /* Clean up UC list  */
4136     rc = bxe_del_all_macs(sc, &sc->sp_objs[0].mac_obj, ECORE_UC_LIST_MAC, TRUE);
4137     if (rc < 0) {
4138         BLOGE(sc, "Failed to delete UC MACs list (%d)\n", rc);
4139     }
4140
4141     /* Disable LLH */
4142     if (!CHIP_IS_E1(sc)) {
4143         REG_WR(sc, NIG_REG_LLH0_FUNC_EN + port*8, 0);
4144     }
4145
4146     /* Set "drop all" to stop Rx */
4147
4148     /*
4149      * We need to take the BXE_MCAST_LOCK() here in order to prevent
4150      * a race between the completion code and this code.
4151      */
4152     BXE_MCAST_LOCK(sc);
4153
4154     if (bxe_test_bit(ECORE_FILTER_RX_MODE_PENDING, &sc->sp_state)) {
4155         bxe_set_bit(ECORE_FILTER_RX_MODE_SCHED, &sc->sp_state);
4156     } else {
4157         bxe_set_storm_rx_mode(sc);
4158     }
4159
4160     /* Clean up multicast configuration */
4161     rparam.mcast_obj = &sc->mcast_obj;
4162     rc = ecore_config_mcast(sc, &rparam, ECORE_MCAST_CMD_DEL);
4163     if (rc < 0) {
4164         BLOGE(sc, "Failed to send DEL MCAST command (%d)\n", rc);
4165     }
4166
4167     BXE_MCAST_UNLOCK(sc);
4168
4169     // XXX bxe_iov_chip_cleanup(sc);
4170
4171     /*
4172      * Send the UNLOAD_REQUEST to the MCP. This will return if
4173      * this function should perform FUNCTION, PORT, or COMMON HW
4174      * reset.
4175      */
4176     reset_code = bxe_send_unload_req(sc, unload_mode);
4177
4178     /*
4179      * (assumption: No&nb