bxe: more cleanup.
[akaros.git] / kern / drivers / net / bxe / bxe.c
1 /*-
2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
3  *
4  * Redistribution and use in source and binary forms, with or without
5  * modification, are permitted provided that the following conditions
6  * are met:
7  *
8  * 1. Redistributions of source code must retain the above copyright
9  *    notice, this list of conditions and the following disclaimer.
10  * 2. Redistributions in binary form must reproduce the above copyright
11  *    notice, this list of conditions and the following disclaimer in the
12  *    documentation and/or other materials provided with the distribution.
13  *
14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
24  * THE POSSIBILITY OF SUCH DAMAGE.
25  */
26
27 //__FBSDID("$FreeBSD: head/sys/dev/bxe/bxe.c 275358 2014-12-01 11:45:24Z hselasky $");
28
29 #define BXE_DRIVER_VERSION "1.78.78"
30
31 #include "bxe.h"
32 #include "ecore_sp.h"
33 #include "ecore_init.h"
34 #include "ecore_init_ops.h"
35
36 #include "57710_int_offsets.h"
37 #include "57711_int_offsets.h"
38 #include "57712_int_offsets.h"
39
40 /*
41  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
42  * explicitly here for older kernels that don't include this changeset.
43  */
44 #ifndef CTLTYPE_U64
45 #define CTLTYPE_U64      CTLTYPE_QUAD
46 #define sysctl_handle_64 sysctl_handle_quad
47 #endif
48
49 /*
50  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
51  * here as zero(0) for older kernels that don't include this changeset
52  * thereby masking the functionality.
53  */
54 #ifndef CSUM_TCP_IPV6
55 #define CSUM_TCP_IPV6 0
56 #define CSUM_UDP_IPV6 0
57 #endif
58
59 #define BXE_DEF_SB_ATT_IDX 0x0001
60 #define BXE_DEF_SB_IDX     0x0002
61
62 /*
63  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
64  * function HW initialization.
65  */
66 #define FLR_WAIT_USEC     10000 /* 10 msecs */
67 #define FLR_WAIT_INTERVAL 50    /* usecs */
68 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
69
70 struct pbf_pN_buf_regs {
71     int pN;
72     uint32_t init_crd;
73     uint32_t crd;
74     uint32_t crd_freed;
75 };
76
77 struct pbf_pN_cmd_regs {
78     int pN;
79     uint32_t lines_occup;
80     uint32_t lines_freed;
81 };
82
83 /*
84  * PCI Device ID Table used by bxe_probe().
85  */
86 #define BXE_DEVDESC_MAX 64
87 static struct bxe_device_type bxe_devs[] = {
88     {
89         BRCM_VENDORID,
90         CHIP_NUM_57710,
91         PCI_ANY_ID, PCI_ANY_ID,
92         "QLogic NetXtreme II BCM57710 10GbE"
93     },
94     {
95         BRCM_VENDORID,
96         CHIP_NUM_57711,
97         PCI_ANY_ID, PCI_ANY_ID,
98         "QLogic NetXtreme II BCM57711 10GbE"
99     },
100     {
101         BRCM_VENDORID,
102         CHIP_NUM_57711E,
103         PCI_ANY_ID, PCI_ANY_ID,
104         "QLogic NetXtreme II BCM57711E 10GbE"
105     },
106     {
107         BRCM_VENDORID,
108         CHIP_NUM_57712,
109         PCI_ANY_ID, PCI_ANY_ID,
110         "QLogic NetXtreme II BCM57712 10GbE"
111     },
112     {
113         BRCM_VENDORID,
114         CHIP_NUM_57712_MF,
115         PCI_ANY_ID, PCI_ANY_ID,
116         "QLogic NetXtreme II BCM57712 MF 10GbE"
117     },
118 #if 0
119     {
120         BRCM_VENDORID,
121         CHIP_NUM_57712_VF,
122         PCI_ANY_ID, PCI_ANY_ID,
123         "QLogic NetXtreme II BCM57712 VF 10GbE"
124     },
125 #endif
126     {
127         BRCM_VENDORID,
128         CHIP_NUM_57800,
129         PCI_ANY_ID, PCI_ANY_ID,
130         "QLogic NetXtreme II BCM57800 10GbE"
131     },
132     {
133         BRCM_VENDORID,
134         CHIP_NUM_57800_MF,
135         PCI_ANY_ID, PCI_ANY_ID,
136         "QLogic NetXtreme II BCM57800 MF 10GbE"
137     },
138 #if 0
139     {
140         BRCM_VENDORID,
141         CHIP_NUM_57800_VF,
142         PCI_ANY_ID, PCI_ANY_ID,
143         "QLogic NetXtreme II BCM57800 VF 10GbE"
144     },
145 #endif
146     {
147         BRCM_VENDORID,
148         CHIP_NUM_57810,
149         PCI_ANY_ID, PCI_ANY_ID,
150         "QLogic NetXtreme II BCM57810 10GbE"
151     },
152     {
153         BRCM_VENDORID,
154         CHIP_NUM_57810_MF,
155         PCI_ANY_ID, PCI_ANY_ID,
156         "QLogic NetXtreme II BCM57810 MF 10GbE"
157     },
158 #if 0
159     {
160         BRCM_VENDORID,
161         CHIP_NUM_57810_VF,
162         PCI_ANY_ID, PCI_ANY_ID,
163         "QLogic NetXtreme II BCM57810 VF 10GbE"
164     },
165 #endif
166     {
167         BRCM_VENDORID,
168         CHIP_NUM_57811,
169         PCI_ANY_ID, PCI_ANY_ID,
170         "QLogic NetXtreme II BCM57811 10GbE"
171     },
172     {
173         BRCM_VENDORID,
174         CHIP_NUM_57811_MF,
175         PCI_ANY_ID, PCI_ANY_ID,
176         "QLogic NetXtreme II BCM57811 MF 10GbE"
177     },
178 #if 0
179     {
180         BRCM_VENDORID,
181         CHIP_NUM_57811_VF,
182         PCI_ANY_ID, PCI_ANY_ID,
183         "QLogic NetXtreme II BCM57811 VF 10GbE"
184     },
185 #endif
186     {
187         BRCM_VENDORID,
188         CHIP_NUM_57840_4_10,
189         PCI_ANY_ID, PCI_ANY_ID,
190         "QLogic NetXtreme II BCM57840 4x10GbE"
191     },
192 #if 0
193     {
194         BRCM_VENDORID,
195         CHIP_NUM_57840_2_20,
196         PCI_ANY_ID, PCI_ANY_ID,
197         "QLogic NetXtreme II BCM57840 2x20GbE"
198     },
199 #endif
200     {
201         BRCM_VENDORID,
202         CHIP_NUM_57840_MF,
203         PCI_ANY_ID, PCI_ANY_ID,
204         "QLogic NetXtreme II BCM57840 MF 10GbE"
205     },
206 #if 0
207     {
208         BRCM_VENDORID,
209         CHIP_NUM_57840_VF,
210         PCI_ANY_ID, PCI_ANY_ID,
211         "QLogic NetXtreme II BCM57840 VF 10GbE"
212     },
213 #endif
214     {
215         0, 0, 0, 0, NULL
216     }
217 };
218
219 /* This is some sort of malloc zone for BSD.  The flag is passed later to
220  * various malloc invocations. */
221 //MALLOC_DECLARE(M_BXE_ILT);
222 //MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
223
224 #if 0
225 /*
226  * FreeBSD device entry points.
227  */
228 static int bxe_probe(device_t);
229 static int bxe_attach(device_t);
230 static int bxe_detach(device_t);
231 static int bxe_shutdown(device_t);
232
233 /*
234  * FreeBSD KLD module/device interface event handler method.
235  */
236 static device_method_t bxe_methods[] = {
237     /* Device interface (device_if.h) */
238     DEVMETHOD(device_probe,     bxe_probe),
239     DEVMETHOD(device_attach,    bxe_attach),
240     DEVMETHOD(device_detach,    bxe_detach),
241     DEVMETHOD(device_shutdown,  bxe_shutdown),
242 #if 0
243     DEVMETHOD(device_suspend,   bxe_suspend),
244     DEVMETHOD(device_resume,    bxe_resume),
245 #endif
246     /* Bus interface (bus_if.h) */
247     DEVMETHOD(bus_print_child,  bus_generic_print_child),
248     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
249     KOBJMETHOD_END
250 };
251
252 #endif
253 qlock_t bxe_prev_mtx;
254
255 struct bxe_prev_list_node {
256     LIST_ENTRY(bxe_prev_list_node) node;
257     uint8_t bus;
258     uint8_t slot;
259     uint8_t path;
260     uint8_t aer; /* XXX automatic error recovery */
261     uint8_t undi;
262 };
263 //static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
264
265 /* Tunable device values... */
266
267 //SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
268
269 /* Debug */
270 unsigned long bxe_debug = 0;
271 //SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, CTLFLAG_RDTUN,
272 //             &bxe_debug, 0, "Debug logging mode");
273
274 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
275 static int bxe_interrupt_mode = INTR_MODE_MSIX;
276 //SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
277 //           &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
278
279 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
280 static int bxe_queue_count = 4;
281 //SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
282 //           &bxe_queue_count, 0, "Multi-Queue queue count");
283
284 /* max number of buffers per queue (default RX_BD_USABLE) */
285 static int bxe_max_rx_bufs = 0;
286 //SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
287 //           &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
288
289 /* Host interrupt coalescing RX tick timer (usecs) */
290 static int bxe_hc_rx_ticks = 25;
291 //SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
292 //           &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
293
294 /* Host interrupt coalescing TX tick timer (usecs) */
295 static int bxe_hc_tx_ticks = 50;
296 //SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
297 //           &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
298
299 /* Maximum number of Rx packets to process at a time */
300 static int bxe_rx_budget = 0xffffffff;
301 //SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
302 //           &bxe_rx_budget, 0, "Rx processing budget");
303
304 /* Maximum LRO aggregation size */
305 static int bxe_max_aggregation_size = 0;
306 //SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
307 //           &bxe_max_aggregation_size, 0, "max aggregation size");
308
309 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
310 static int bxe_mrrs = -1;
311 //SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
312 //           &bxe_mrrs, 0, "PCIe maximum read request size");
313
314 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
315 static int bxe_autogreeen = 0;
316 //SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
317 //           &bxe_autogreeen, 0, "AutoGrEEEn support");
318
319 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
320 static int bxe_udp_rss = 0;
321 //SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
322 //           &bxe_udp_rss, 0, "UDP RSS support");
323
324 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
325
326 #define STATS_OFFSET32(stat_name)                   \
327     (offsetof(struct bxe_eth_stats, stat_name) / 4)
328
329 #define Q_STATS_OFFSET32(stat_name)                   \
330     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
331
332 static const struct {
333     uint32_t offset;
334     uint32_t size;
335     uint32_t flags;
336 #define STATS_FLAGS_PORT  1
337 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
338 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
339     char string[STAT_NAME_LEN];
340 } bxe_eth_stats_arr[] = {
341     { STATS_OFFSET32(total_bytes_received_hi),
342                 8, STATS_FLAGS_BOTH, "rx_bytes" },
343     { STATS_OFFSET32(error_bytes_received_hi),
344                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
345     { STATS_OFFSET32(total_unicast_packets_received_hi),
346                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
347     { STATS_OFFSET32(total_multicast_packets_received_hi),
348                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
349     { STATS_OFFSET32(total_broadcast_packets_received_hi),
350                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
351     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
352                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
353     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
354                 8, STATS_FLAGS_PORT, "rx_align_errors" },
355     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
356                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
357     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
358                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
359     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
360                 8, STATS_FLAGS_PORT, "rx_fragments" },
361     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
362                 8, STATS_FLAGS_PORT, "rx_jabbers" },
363     { STATS_OFFSET32(no_buff_discard_hi),
364                 8, STATS_FLAGS_BOTH, "rx_discards" },
365     { STATS_OFFSET32(mac_filter_discard),
366                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
367     { STATS_OFFSET32(mf_tag_discard),
368                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
369     { STATS_OFFSET32(pfc_frames_received_hi),
370                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
371     { STATS_OFFSET32(pfc_frames_sent_hi),
372                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
373     { STATS_OFFSET32(brb_drop_hi),
374                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
375     { STATS_OFFSET32(brb_truncate_hi),
376                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
377     { STATS_OFFSET32(pause_frames_received_hi),
378                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
379     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
380                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
381     { STATS_OFFSET32(nig_timer_max),
382                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
383     { STATS_OFFSET32(total_bytes_transmitted_hi),
384                 8, STATS_FLAGS_BOTH, "tx_bytes" },
385     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
386                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
387     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
388                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
389     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
390                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
391     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
392                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
393     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
394                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
395     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
396                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
397     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
398                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
399     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
400                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
401     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
402                 8, STATS_FLAGS_PORT, "tx_deferred" },
403     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
404                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
405     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
406                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
407     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
408                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
409     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
410                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
411     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
412                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
413     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
414                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
415     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
416                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
417     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
418                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
419     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
420                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
421     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
422                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
423     { STATS_OFFSET32(pause_frames_sent_hi),
424                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
425     { STATS_OFFSET32(total_tpa_aggregations_hi),
426                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
427     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
428                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
429     { STATS_OFFSET32(total_tpa_bytes_hi),
430                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
431 #if 0
432     { STATS_OFFSET32(recoverable_error),
433                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
434     { STATS_OFFSET32(unrecoverable_error),
435                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
436 #endif
437     { STATS_OFFSET32(eee_tx_lpi),
438                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
439     { STATS_OFFSET32(rx_calls),
440                 4, STATS_FLAGS_FUNC, "rx_calls"},
441     { STATS_OFFSET32(rx_pkts),
442                 4, STATS_FLAGS_FUNC, "rx_pkts"},
443     { STATS_OFFSET32(rx_tpa_pkts),
444                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
445     { STATS_OFFSET32(rx_soft_errors),
446                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
447     { STATS_OFFSET32(rx_hw_csum_errors),
448                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
449     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
450                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
451     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
452                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
453     { STATS_OFFSET32(rx_budget_reached),
454                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
455     { STATS_OFFSET32(tx_pkts),
456                 4, STATS_FLAGS_FUNC, "tx_pkts"},
457     { STATS_OFFSET32(tx_soft_errors),
458                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
459     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
460                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
461     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
462                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
463     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
464                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
465     { STATS_OFFSET32(tx_ofld_frames_lso),
466                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
467     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
468                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
469     { STATS_OFFSET32(tx_encap_failures),
470                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
471     { STATS_OFFSET32(tx_hw_queue_full),
472                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
473     { STATS_OFFSET32(tx_hw_max_queue_depth),
474                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
475     { STATS_OFFSET32(tx_dma_mapping_failure),
476                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
477     { STATS_OFFSET32(tx_max_drbr_queue_depth),
478                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
479     { STATS_OFFSET32(tx_window_violation_std),
480                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
481     { STATS_OFFSET32(tx_window_violation_tso),
482                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
483 #if 0
484     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
485                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
486     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
487                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
488 #endif
489     { STATS_OFFSET32(tx_chain_lost_mbuf),
490                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
491     { STATS_OFFSET32(tx_frames_deferred),
492                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
493     { STATS_OFFSET32(tx_queue_xoff),
494                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
495     { STATS_OFFSET32(mbuf_defrag_attempts),
496                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
497     { STATS_OFFSET32(mbuf_defrag_failures),
498                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
499     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
500                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
501     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
502                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
503     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
504                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
505     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
506                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
507     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
508                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
509     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
510                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
511     { STATS_OFFSET32(mbuf_alloc_tx),
512                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
513     { STATS_OFFSET32(mbuf_alloc_rx),
514                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
515     { STATS_OFFSET32(mbuf_alloc_sge),
516                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
517     { STATS_OFFSET32(mbuf_alloc_tpa),
518                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
519 };
520
521 static const struct {
522     uint32_t offset;
523     uint32_t size;
524     char string[STAT_NAME_LEN];
525 } bxe_eth_q_stats_arr[] = {
526     { Q_STATS_OFFSET32(total_bytes_received_hi),
527                 8, "rx_bytes" },
528     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
529                 8, "rx_ucast_packets" },
530     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
531                 8, "rx_mcast_packets" },
532     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
533                 8, "rx_bcast_packets" },
534     { Q_STATS_OFFSET32(no_buff_discard_hi),
535                 8, "rx_discards" },
536     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
537                 8, "tx_bytes" },
538     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
539                 8, "tx_ucast_packets" },
540     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
541                 8, "tx_mcast_packets" },
542     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
543                 8, "tx_bcast_packets" },
544     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
545                 8, "tpa_aggregations" },
546     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
547                 8, "tpa_aggregated_frames"},
548     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
549                 8, "tpa_bytes"},
550     { Q_STATS_OFFSET32(rx_calls),
551                 4, "rx_calls"},
552     { Q_STATS_OFFSET32(rx_pkts),
553                 4, "rx_pkts"},
554     { Q_STATS_OFFSET32(rx_tpa_pkts),
555                 4, "rx_tpa_pkts"},
556     { Q_STATS_OFFSET32(rx_soft_errors),
557                 4, "rx_soft_errors"},
558     { Q_STATS_OFFSET32(rx_hw_csum_errors),
559                 4, "rx_hw_csum_errors"},
560     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
561                 4, "rx_ofld_frames_csum_ip"},
562     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
563                 4, "rx_ofld_frames_csum_tcp_udp"},
564     { Q_STATS_OFFSET32(rx_budget_reached),
565                 4, "rx_budget_reached"},
566     { Q_STATS_OFFSET32(tx_pkts),
567                 4, "tx_pkts"},
568     { Q_STATS_OFFSET32(tx_soft_errors),
569                 4, "tx_soft_errors"},
570     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
571                 4, "tx_ofld_frames_csum_ip"},
572     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
573                 4, "tx_ofld_frames_csum_tcp"},
574     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
575                 4, "tx_ofld_frames_csum_udp"},
576     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
577                 4, "tx_ofld_frames_lso"},
578     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
579                 4, "tx_ofld_frames_lso_hdr_splits"},
580     { Q_STATS_OFFSET32(tx_encap_failures),
581                 4, "tx_encap_failures"},
582     { Q_STATS_OFFSET32(tx_hw_queue_full),
583                 4, "tx_hw_queue_full"},
584     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
585                 4, "tx_hw_max_queue_depth"},
586     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
587                 4, "tx_dma_mapping_failure"},
588     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
589                 4, "tx_max_drbr_queue_depth"},
590     { Q_STATS_OFFSET32(tx_window_violation_std),
591                 4, "tx_window_violation_std"},
592     { Q_STATS_OFFSET32(tx_window_violation_tso),
593                 4, "tx_window_violation_tso"},
594 #if 0
595     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
596                 4, "tx_unsupported_tso_request_ipv6"},
597     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
598                 4, "tx_unsupported_tso_request_not_tcp"},
599 #endif
600     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
601                 4, "tx_chain_lost_mbuf"},
602     { Q_STATS_OFFSET32(tx_frames_deferred),
603                 4, "tx_frames_deferred"},
604     { Q_STATS_OFFSET32(tx_queue_xoff),
605                 4, "tx_queue_xoff"},
606     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
607                 4, "mbuf_defrag_attempts"},
608     { Q_STATS_OFFSET32(mbuf_defrag_failures),
609                 4, "mbuf_defrag_failures"},
610     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
611                 4, "mbuf_rx_bd_alloc_failed"},
612     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
613                 4, "mbuf_rx_bd_mapping_failed"},
614     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
615                 4, "mbuf_rx_tpa_alloc_failed"},
616     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
617                 4, "mbuf_rx_tpa_mapping_failed"},
618     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
619                 4, "mbuf_rx_sge_alloc_failed"},
620     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
621                 4, "mbuf_rx_sge_mapping_failed"},
622     { Q_STATS_OFFSET32(mbuf_alloc_tx),
623                 4, "mbuf_alloc_tx"},
624     { Q_STATS_OFFSET32(mbuf_alloc_rx),
625                 4, "mbuf_alloc_rx"},
626     { Q_STATS_OFFSET32(mbuf_alloc_sge),
627                 4, "mbuf_alloc_sge"},
628     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
629                 4, "mbuf_alloc_tpa"}
630 };
631
632 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
633 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
634
635
636 static void    bxe_cmng_fns_init(struct bxe_adapter *sc,
637                                  uint8_t          read_cfg,
638                                  uint8_t          cmng_type);
639 static int     bxe_get_cmng_fns_mode(struct bxe_adapter *sc);
640 static void    storm_memset_cmng(struct bxe_adapter *sc,
641                                  struct cmng_init *cmng,
642                                  uint8_t          port);
643 static void    bxe_set_reset_global(struct bxe_adapter *sc);
644 static void    bxe_set_reset_in_progress(struct bxe_adapter *sc);
645 static uint8_t bxe_reset_is_done(struct bxe_adapter *sc,
646                                  int              engine);
647 static uint8_t bxe_clear_pf_load(struct bxe_adapter *sc);
648 static uint8_t bxe_chk_parity_attn(struct bxe_adapter *sc,
649                                    uint8_t          *global,
650                                    uint8_t          print);
651 static void    bxe_int_disable(struct bxe_adapter *sc);
652 static int     bxe_release_leader_lock(struct bxe_adapter *sc);
653 static void    bxe_pf_disable(struct bxe_adapter *sc);
654 static void    bxe_free_fp_buffers(struct bxe_adapter *sc);
655 static inline void bxe_update_rx_prod(struct bxe_adapter    *sc,
656                                       struct bxe_fastpath *fp,
657                                       uint16_t            rx_bd_prod,
658                                       uint16_t            rx_cq_prod,
659                                       uint16_t            rx_sge_prod);
660 static void    bxe_link_report_locked(struct bxe_adapter *sc);
661 static void    bxe_link_report(struct bxe_adapter *sc);
662 static void    bxe_link_status_update(struct bxe_adapter *sc);
663 static void    bxe_periodic_callout_func(void *xsc);
664 static void    bxe_periodic_start(struct bxe_adapter *sc);
665 static void    bxe_periodic_stop(struct bxe_adapter *sc);
666 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
667                                     uint16_t prev_index,
668                                     uint16_t index);
669 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
670                                      int                 queue);
671 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
672                                      uint16_t            index);
673 static uint8_t bxe_txeof(struct bxe_adapter *sc,
674                          struct bxe_fastpath *fp);
675 static void    bxe_task_fp(struct bxe_fastpath *fp);
676 //static __noinline void bxe_dump_mbuf(struct bxe_adapter *sc,
677 //                                     struct mbuf      *m,
678 //                                     uint8_t          contents);
679 static int     bxe_alloc_mem(struct bxe_adapter *sc);
680 static void    bxe_free_mem(struct bxe_adapter *sc);
681 static int     bxe_alloc_fw_stats_mem(struct bxe_adapter *sc);
682 static void    bxe_free_fw_stats_mem(struct bxe_adapter *sc);
683 static int     bxe_interrupt_attach(struct bxe_adapter *sc);
684 static void    bxe_interrupt_detach(struct bxe_adapter *sc);
685 static void    bxe_set_rx_mode(struct bxe_adapter *sc);
686 static int     bxe_init_locked(struct bxe_adapter *sc);
687 static int     bxe_stop_locked(struct bxe_adapter *sc);
688 static __noinline int bxe_nic_load(struct bxe_adapter *sc,
689                                    int              load_mode);
690 static __noinline int bxe_nic_unload(struct bxe_adapter *sc,
691                                      uint32_t         unload_mode,
692                                      uint8_t          keep_link);
693
694 static void bxe_handle_sp_tq(void *context, int pending);
695 static void bxe_handle_rx_mode_tq(void *context, int pending);
696 static void bxe_handle_fp_tq(void *context, int pending);
697
698
699 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
700 uint32_t
701 calc_crc32(uint8_t  *crc32_packet,
702            uint32_t crc32_length,
703            uint32_t crc32_seed,
704            uint8_t  complement)
705 {
706    uint32_t byte         = 0;
707    uint32_t bit          = 0;
708    uint8_t  msb          = 0;
709    uint32_t temp         = 0;
710    uint32_t shft         = 0;
711    uint8_t  current_byte = 0;
712    uint32_t crc32_result = crc32_seed;
713    const uint32_t CRC32_POLY = 0x1edc6f41;
714
715    if ((crc32_packet == NULL) ||
716        (crc32_length == 0) ||
717        ((crc32_length % 8) != 0))
718     {
719         return (crc32_result);
720     }
721
722     for (byte = 0; byte < crc32_length; byte = byte + 1)
723     {
724         current_byte = crc32_packet[byte];
725         for (bit = 0; bit < 8; bit = bit + 1)
726         {
727             /* msb = crc32_result[31]; */
728             msb = (uint8_t)(crc32_result >> 31);
729
730             crc32_result = crc32_result << 1;
731
732             /* it (msb != current_byte[bit]) */
733             if (msb != (0x1 & (current_byte >> bit)))
734             {
735                 crc32_result = crc32_result ^ CRC32_POLY;
736                 /* crc32_result[0] = 1 */
737                 crc32_result |= 1;
738             }
739         }
740     }
741
742     /* Last step is to:
743      * 1. "mirror" every bit
744      * 2. swap the 4 bytes
745      * 3. complement each bit
746      */
747
748     /* Mirror */
749     temp = crc32_result;
750     shft = sizeof(crc32_result) * 8 - 1;
751
752     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
753     {
754         temp <<= 1;
755         temp |= crc32_result & 1;
756         shft-- ;
757     }
758
759     /* temp[31-bit] = crc32_result[bit] */
760     temp <<= shft;
761
762     /* Swap */
763     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
764     {
765         uint32_t t0, t1, t2, t3;
766         t0 = (0x000000ff & (temp >> 24));
767         t1 = (0x0000ff00 & (temp >> 8));
768         t2 = (0x00ff0000 & (temp << 8));
769         t3 = (0xff000000 & (temp << 24));
770         crc32_result = t0 | t1 | t2 | t3;
771     }
772
773     /* Complement */
774     if (complement)
775     {
776         crc32_result = ~crc32_result;
777     }
778
779     return (crc32_result);
780 }
781
782 /*
783  * Get DMA memory from the OS.
784  *
785  * Validates that the OS has provided DMA buffers in response to a
786  * bus_dmamap_load call and saves the physical address of those buffers.
787  * When the callback is used the OS will return 0 for the mapping function
788  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
789  * failures back to the caller.
790  *
791  * Returns:
792  *   Nothing.
793  */
794 static void
795 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
796 {
797 #if 0
798     struct bxe_dma *dma = arg;
799
800     if (error) {
801         dma->paddr = 0;
802         dma->nseg  = 0;
803         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
804     } else {
805         dma->paddr = segs->ds_addr;
806         dma->nseg  = nseg;
807 #if 0
808         BLOGD(dma->sc, DBG_LOAD,
809               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
810               dma->msg, dma->vaddr, (void *)dma->paddr,
811               dma->nseg, dma->size);
812 #endif
813     }
814 #endif
815 }
816
817 /*
818  * Allocate a block of memory and map it for DMA. No partial completions
819  * allowed and release any resources acquired if we can't acquire all
820  * resources.
821  *
822  * Returns:
823  *   0 = Success, !0 = Failure
824  */
825 int
826 bxe_dma_alloc(struct bxe_adapter *sc,
827               bus_size_t       size,
828               struct bxe_dma   *dma,
829               const char       *msg)
830 {
831     if (dma->size > 0) {
832         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
833               (unsigned long)dma->size);
834         return (1);
835     }
836
837     memset(dma, 0, sizeof(*dma)); /* sanity, except for size. */
838     dma->sc   = sc;
839     dma->size = size;
840     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
841
842         /* Akaros style */
843         dma->vaddr = kzmalloc(size, KMALLOC_WAIT);
844         dma->paddr = PADDR(dma->vaddr);
845
846 #if 0 /* the BSD way */
847     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
848                             BCM_PAGE_SIZE,      /* alignment */
849                             0,                  /* boundary limit */
850                             BUS_SPACE_MAXADDR,  /* restricted low */
851                             BUS_SPACE_MAXADDR,  /* restricted hi */
852                             NULL,               /* addr filter() */
853                             NULL,               /* addr filter() arg */
854                             size,               /* max map size */
855                             1,                  /* num discontinuous */
856                             size,               /* max seg size */
857                             BUS_DMA_ALLOCNOW,   /* flags */
858                             NULL,               /* lock() */
859                             NULL,               /* lock() arg */
860                             &dma->tag);         /* returned dma tag */
861     if (rc != 0) {
862         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
863         memset(dma, 0, sizeof(*dma));
864         return (1);
865     }
866
867     rc = bus_dmamem_alloc(dma->tag,
868                           (void **)&dma->vaddr,
869                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
870                           &dma->map);
871     if (rc != 0) {
872         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
873         bus_dma_tag_destroy(dma->tag);
874         memset(dma, 0, sizeof(*dma));
875         return (1);
876     }
877
878     rc = bus_dmamap_load(dma->tag,
879                          dma->map,
880                          dma->vaddr,
881                          size,
882                          bxe_dma_map_addr, /* BLOGD in here */
883                          dma,
884                          BUS_DMA_NOWAIT);
885     if (rc != 0) {
886         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
887         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
888         bus_dma_tag_destroy(dma->tag);
889         memset(dma, 0, sizeof(*dma));
890         return (1);
891     }
892 #endif
893     return (0);
894 }
895
896 void
897 bxe_dma_free(struct bxe_adapter *sc,
898              struct bxe_dma   *dma)
899 {
900     if (dma->size > 0) {
901 #if 0
902         BLOGD(sc, DBG_LOAD,
903               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
904               dma->msg, dma->vaddr, (void *)dma->paddr,
905               dma->nseg, dma->size);
906 #endif
907
908         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
909
910                 kfree(dma->vaddr);
911                 #if 0 /* the BSD way */
912         bus_dmamap_sync(dma->tag, dma->map,
913                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
914         bus_dmamap_unload(dma->tag, dma->map);
915         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
916         bus_dma_tag_destroy(dma->tag);
917                 #endif
918     }
919     memset(dma, 0, sizeof(*dma));
920 }
921
922 /*
923  * These indirect read and write routines are only during init.
924  * The locking is handled by the MCP.
925  */
926
927 void
928 bxe_reg_wr_ind(struct bxe_adapter *sc,
929                uint32_t         addr,
930                uint32_t         val)
931 {
932     pcidev_write32(sc->pcidev, PCICFG_GRC_ADDRESS, addr);
933     pcidev_write32(sc->pcidev, PCICFG_GRC_DATA, val);
934     pcidev_write32(sc->pcidev, PCICFG_GRC_ADDRESS, 0);
935 }
936
937 uint32_t
938 bxe_reg_rd_ind(struct bxe_adapter *sc,
939                uint32_t         addr)
940 {
941     uint32_t val;
942
943     pcidev_write32(sc->pcidev, PCICFG_GRC_ADDRESS, addr);
944     val = pcidev_read32(sc->pcidev, PCICFG_GRC_DATA);
945     pcidev_write32(sc->pcidev, PCICFG_GRC_ADDRESS, 0);
946
947     return (val);
948 }
949
950 #if 0
951 void bxe_dp_dmae(struct bxe_adapter *sc, struct dmae_command *dmae, int msglvl)
952 {
953     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
954
955     switch (dmae->opcode & DMAE_COMMAND_DST) {
956     case DMAE_CMD_DST_PCI:
957         if (src_type == DMAE_CMD_SRC_PCI)
958             DP(msglvl, "DMAE: opcode 0x%08x\n"
959                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
960                "comp_addr [%x:%08x], comp_val 0x%08x\n",
961                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
962                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
963                dmae->comp_addr_hi, dmae->comp_addr_lo,
964                dmae->comp_val);
965         else
966             DP(msglvl, "DMAE: opcode 0x%08x\n"
967                "src [%08x], len [%d*4], dst [%x:%08x]\n"
968                "comp_addr [%x:%08x], comp_val 0x%08x\n",
969                dmae->opcode, dmae->src_addr_lo >> 2,
970                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
971                dmae->comp_addr_hi, dmae->comp_addr_lo,
972                dmae->comp_val);
973         break;
974     case DMAE_CMD_DST_GRC:
975         if (src_type == DMAE_CMD_SRC_PCI)
976             DP(msglvl, "DMAE: opcode 0x%08x\n"
977                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
978                "comp_addr [%x:%08x], comp_val 0x%08x\n",
979                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
980                dmae->len, dmae->dst_addr_lo >> 2,
981                dmae->comp_addr_hi, dmae->comp_addr_lo,
982                dmae->comp_val);
983         else
984             DP(msglvl, "DMAE: opcode 0x%08x\n"
985                "src [%08x], len [%d*4], dst [%08x]\n"
986                "comp_addr [%x:%08x], comp_val 0x%08x\n",
987                dmae->opcode, dmae->src_addr_lo >> 2,
988                dmae->len, dmae->dst_addr_lo >> 2,
989                dmae->comp_addr_hi, dmae->comp_addr_lo,
990                dmae->comp_val);
991         break;
992     default:
993         if (src_type == DMAE_CMD_SRC_PCI)
994             DP(msglvl, "DMAE: opcode 0x%08x\n"
995                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
996                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
997                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
998                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
999                dmae->comp_val);
1000         else
1001             DP(msglvl, "DMAE: opcode 0x%08x\n"
1002                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1003                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1004                dmae->opcode, dmae->src_addr_lo >> 2,
1005                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1006                dmae->comp_val);
1007         break;
1008     }
1009
1010 }
1011 #endif
1012
1013 static int
1014 bxe_acquire_hw_lock(struct bxe_adapter *sc,
1015                     uint32_t         resource)
1016 {
1017     uint32_t lock_status;
1018     uint32_t resource_bit = (1 << resource);
1019     int func = SC_FUNC(sc);
1020     uint32_t hw_lock_control_reg;
1021     int cnt;
1022
1023     /* validate the resource is within range */
1024     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1025         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1026         return (-1);
1027     }
1028
1029     if (func <= 5) {
1030         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1031     } else {
1032         hw_lock_control_reg =
1033                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1034     }
1035
1036     /* validate the resource is not already taken */
1037     lock_status = REG_RD(sc, hw_lock_control_reg);
1038     if (lock_status & resource_bit) {
1039         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1040               lock_status, resource_bit);
1041         return (-1);
1042     }
1043
1044     /* try every 5ms for 5 seconds */
1045     for (cnt = 0; cnt < 1000; cnt++) {
1046         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1047         lock_status = REG_RD(sc, hw_lock_control_reg);
1048         if (lock_status & resource_bit) {
1049             return (0);
1050         }
1051         udelay(5000);
1052     }
1053
1054     BLOGE(sc, "Resource lock timeout!\n");
1055     return (-1);
1056 }
1057
1058 static int
1059 bxe_release_hw_lock(struct bxe_adapter *sc,
1060                     uint32_t         resource)
1061 {
1062     uint32_t lock_status;
1063     uint32_t resource_bit = (1 << resource);
1064     int func = SC_FUNC(sc);
1065     uint32_t hw_lock_control_reg;
1066
1067     /* validate the resource is within range */
1068     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1069         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1070         return (-1);
1071     }
1072
1073     if (func <= 5) {
1074         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1075     } else {
1076         hw_lock_control_reg =
1077                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1078     }
1079
1080     /* validate the resource is currently taken */
1081     lock_status = REG_RD(sc, hw_lock_control_reg);
1082     if (!(lock_status & resource_bit)) {
1083         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1084               lock_status, resource_bit);
1085         return (-1);
1086     }
1087
1088     REG_WR(sc, hw_lock_control_reg, resource_bit);
1089     return (0);
1090 }
1091
1092 /*
1093  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1094  * had we done things the other way around, if two pfs from the same port
1095  * would attempt to access nvram at the same time, we could run into a
1096  * scenario such as:
1097  * pf A takes the port lock.
1098  * pf B succeeds in taking the same lock since they are from the same port.
1099  * pf A takes the per pf misc lock. Performs eeprom access.
1100  * pf A finishes. Unlocks the per pf misc lock.
1101  * Pf B takes the lock and proceeds to perform it's own access.
1102  * pf A unlocks the per port lock, while pf B is still working (!).
1103  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1104  * access corrupted by pf B).*
1105  */
1106 static int
1107 bxe_acquire_nvram_lock(struct bxe_adapter *sc)
1108 {
1109     int port = SC_PORT(sc);
1110     int count, i;
1111     uint32_t val = 0;
1112
1113     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1114     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1115
1116     /* adjust timeout for emulation/FPGA */
1117     count = NVRAM_TIMEOUT_COUNT;
1118     if (CHIP_REV_IS_SLOW(sc)) {
1119         count *= 100;
1120     }
1121
1122     /* request access to nvram interface */
1123     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1124            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1125
1126     for (i = 0; i < count*10; i++) {
1127         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1128         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1129             break;
1130         }
1131
1132         udelay(5);
1133     }
1134
1135     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1136         BLOGE(sc, "Cannot get access to nvram interface\n");
1137         return (-1);
1138     }
1139
1140     return (0);
1141 }
1142
1143 static int
1144 bxe_release_nvram_lock(struct bxe_adapter *sc)
1145 {
1146     int port = SC_PORT(sc);
1147     int count, i;
1148     uint32_t val = 0;
1149
1150     /* adjust timeout for emulation/FPGA */
1151     count = NVRAM_TIMEOUT_COUNT;
1152     if (CHIP_REV_IS_SLOW(sc)) {
1153         count *= 100;
1154     }
1155
1156     /* relinquish nvram interface */
1157     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1158            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1159
1160     for (i = 0; i < count*10; i++) {
1161         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1162         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1163             break;
1164         }
1165
1166         udelay(5);
1167     }
1168
1169     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1170         BLOGE(sc, "Cannot free access to nvram interface\n");
1171         return (-1);
1172     }
1173
1174     /* release HW lock: protect against other PFs in PF Direct Assignment */
1175     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1176
1177     return (0);
1178 }
1179
1180 static void
1181 bxe_enable_nvram_access(struct bxe_adapter *sc)
1182 {
1183     uint32_t val;
1184
1185     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1186
1187     /* enable both bits, even on read */
1188     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1189            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1190 }
1191
1192 static void
1193 bxe_disable_nvram_access(struct bxe_adapter *sc)
1194 {
1195     uint32_t val;
1196
1197     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1198
1199     /* disable both bits, even after read */
1200     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1201            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1202                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1203 }
1204
1205 static int
1206 bxe_nvram_read_dword(struct bxe_adapter *sc,
1207                      uint32_t         offset,
1208                      uint32_t         *ret_val,
1209                      uint32_t         cmd_flags)
1210 {
1211     int count, i, rc;
1212     uint32_t val;
1213
1214     /* build the command word */
1215     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1216
1217     /* need to clear DONE bit separately */
1218     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1219
1220     /* address of the NVRAM to read from */
1221     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1222            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1223
1224     /* issue a read command */
1225     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1226
1227     /* adjust timeout for emulation/FPGA */
1228     count = NVRAM_TIMEOUT_COUNT;
1229     if (CHIP_REV_IS_SLOW(sc)) {
1230         count *= 100;
1231     }
1232
1233     /* wait for completion */
1234     *ret_val = 0;
1235     rc = -1;
1236     for (i = 0; i < count; i++) {
1237         udelay(5);
1238         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1239
1240         if (val & MCPR_NVM_COMMAND_DONE) {
1241             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1242             /* we read nvram data in cpu order
1243              * but ethtool sees it as an array of bytes
1244              * converting to big-endian will do the work
1245              */
1246             *ret_val = cpu_to_be32(val);
1247             rc = 0;
1248             break;
1249         }
1250     }
1251
1252     if (rc == -1) {
1253         BLOGE(sc, "nvram read timeout expired\n");
1254     }
1255
1256     return (rc);
1257 }
1258
1259 static int
1260 bxe_nvram_read(struct bxe_adapter *sc,
1261                uint32_t         offset,
1262                uint8_t          *ret_buf,
1263                int              buf_size)
1264 {
1265     uint32_t cmd_flags;
1266     uint32_t val;
1267     int rc;
1268
1269     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1270         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1271               offset, buf_size);
1272         return (-1);
1273     }
1274
1275     if ((offset + buf_size) > sc->devinfo.flash_size) {
1276         BLOGE(sc, "Invalid parameter, "
1277                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1278               offset, buf_size, sc->devinfo.flash_size);
1279         return (-1);
1280     }
1281
1282     /* request access to nvram interface */
1283     rc = bxe_acquire_nvram_lock(sc);
1284     if (rc) {
1285         return (rc);
1286     }
1287
1288     /* enable access to nvram interface */
1289     bxe_enable_nvram_access(sc);
1290
1291     /* read the first word(s) */
1292     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1293     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1294         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1295         memcpy(ret_buf, &val, 4);
1296
1297         /* advance to the next dword */
1298         offset += sizeof(uint32_t);
1299         ret_buf += sizeof(uint32_t);
1300         buf_size -= sizeof(uint32_t);
1301         cmd_flags = 0;
1302     }
1303
1304     if (rc == 0) {
1305         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1306         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1307         memcpy(ret_buf, &val, 4);
1308     }
1309
1310     /* disable access to nvram interface */
1311     bxe_disable_nvram_access(sc);
1312     bxe_release_nvram_lock(sc);
1313
1314     return (rc);
1315 }
1316
1317 static int
1318 bxe_nvram_write_dword(struct bxe_adapter *sc,
1319                       uint32_t         offset,
1320                       uint32_t         val,
1321                       uint32_t         cmd_flags)
1322 {
1323     int count, i, rc;
1324
1325     /* build the command word */
1326     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1327
1328     /* need to clear DONE bit separately */
1329     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1330
1331     /* write the data */
1332     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1333
1334     /* address of the NVRAM to write to */
1335     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1336            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1337
1338     /* issue the write command */
1339     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1340
1341     /* adjust timeout for emulation/FPGA */
1342     count = NVRAM_TIMEOUT_COUNT;
1343     if (CHIP_REV_IS_SLOW(sc)) {
1344         count *= 100;
1345     }
1346
1347     /* wait for completion */
1348     rc = -1;
1349     for (i = 0; i < count; i++) {
1350         udelay(5);
1351         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1352         if (val & MCPR_NVM_COMMAND_DONE) {
1353             rc = 0;
1354             break;
1355         }
1356     }
1357
1358     if (rc == -1) {
1359         BLOGE(sc, "nvram write timeout expired\n");
1360     }
1361
1362     return (rc);
1363 }
1364
1365 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1366
1367 static int
1368 bxe_nvram_write1(struct bxe_adapter *sc,
1369                  uint32_t         offset,
1370                  uint8_t          *data_buf,
1371                  int              buf_size)
1372 {
1373     uint32_t cmd_flags;
1374     uint32_t align_offset;
1375     uint32_t val;
1376     int rc;
1377
1378     if ((offset + buf_size) > sc->devinfo.flash_size) {
1379         BLOGE(sc, "Invalid parameter, "
1380                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1381               offset, buf_size, sc->devinfo.flash_size);
1382         return (-1);
1383     }
1384
1385     /* request access to nvram interface */
1386     rc = bxe_acquire_nvram_lock(sc);
1387     if (rc) {
1388         return (rc);
1389     }
1390
1391     /* enable access to nvram interface */
1392     bxe_enable_nvram_access(sc);
1393
1394     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1395     align_offset = (offset & ~0x03);
1396     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1397
1398     if (rc == 0) {
1399         val &= ~(0xff << BYTE_OFFSET(offset));
1400         val |= (*data_buf << BYTE_OFFSET(offset));
1401
1402         /* nvram data is returned as an array of bytes
1403          * convert it back to cpu order
1404          */
1405         val = be32_to_cpu(val);
1406
1407         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1408     }
1409
1410     /* disable access to nvram interface */
1411     bxe_disable_nvram_access(sc);
1412     bxe_release_nvram_lock(sc);
1413
1414     return (rc);
1415 }
1416
1417 static int
1418 bxe_nvram_write(struct bxe_adapter *sc,
1419                 uint32_t         offset,
1420                 uint8_t          *data_buf,
1421                 int              buf_size)
1422 {
1423     uint32_t cmd_flags;
1424     uint32_t val;
1425     uint32_t written_so_far;
1426     int rc;
1427
1428     if (buf_size == 1) {
1429         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1430     }
1431
1432     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1433         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1434               offset, buf_size);
1435         return (-1);
1436     }
1437
1438     if (buf_size == 0) {
1439         return (0); /* nothing to do */
1440     }
1441
1442     if ((offset + buf_size) > sc->devinfo.flash_size) {
1443         BLOGE(sc, "Invalid parameter, "
1444                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1445               offset, buf_size, sc->devinfo.flash_size);
1446         return (-1);
1447     }
1448
1449     /* request access to nvram interface */
1450     rc = bxe_acquire_nvram_lock(sc);
1451     if (rc) {
1452         return (rc);
1453     }
1454
1455     /* enable access to nvram interface */
1456     bxe_enable_nvram_access(sc);
1457
1458     written_so_far = 0;
1459     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1460     while ((written_so_far < buf_size) && (rc == 0)) {
1461         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1462             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1463         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1464             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1465         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1466             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1467         }
1468
1469         memcpy(&val, data_buf, 4);
1470
1471         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1472
1473         /* advance to the next dword */
1474         offset += sizeof(uint32_t);
1475         data_buf += sizeof(uint32_t);
1476         written_so_far += sizeof(uint32_t);
1477         cmd_flags = 0;
1478     }
1479
1480     /* disable access to nvram interface */
1481     bxe_disable_nvram_access(sc);
1482     bxe_release_nvram_lock(sc);
1483
1484     return (rc);
1485 }
1486
1487 /* copy command into DMAE command memory and set DMAE command Go */
1488 void
1489 bxe_post_dmae(struct bxe_adapter    *sc,
1490               struct dmae_command *dmae,
1491               int                 idx)
1492 {
1493     uint32_t cmd_offset;
1494     int i;
1495
1496     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1497     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1498         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1499     }
1500
1501     REG_WR(sc, dmae_reg_go_c[idx], 1);
1502 }
1503
1504 uint32_t
1505 bxe_dmae_opcode_add_comp(uint32_t opcode,
1506                          uint8_t  comp_type)
1507 {
1508     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1509                       DMAE_COMMAND_C_TYPE_ENABLE));
1510 }
1511
1512 uint32_t
1513 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1514 {
1515     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1516 }
1517
1518 uint32_t
1519 bxe_dmae_opcode(struct bxe_adapter *sc,
1520                 uint8_t          src_type,
1521                 uint8_t          dst_type,
1522                 uint8_t          with_comp,
1523                 uint8_t          comp_type)
1524 {
1525     uint32_t opcode = 0;
1526
1527     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1528                (dst_type << DMAE_COMMAND_DST_SHIFT));
1529
1530     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1531
1532     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1533
1534     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1535                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1536
1537     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1538
1539 #ifdef __BIG_ENDIAN
1540     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1541 #else
1542     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1543 #endif
1544
1545     if (with_comp) {
1546         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1547     }
1548
1549     return (opcode);
1550 }
1551
1552 static void
1553 bxe_prep_dmae_with_comp(struct bxe_adapter    *sc,
1554                         struct dmae_command *dmae,
1555                         uint8_t             src_type,
1556                         uint8_t             dst_type)
1557 {
1558     memset(dmae, 0, sizeof(struct dmae_command));
1559
1560     /* set the opcode */
1561     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1562                                    TRUE, DMAE_COMP_PCI);
1563
1564     /* fill in the completion parameters */
1565     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1566     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1567     dmae->comp_val     = DMAE_COMP_VAL;
1568 }
1569
1570 /* issue a DMAE command over the init channel and wait for completion */
1571 static int
1572 bxe_issue_dmae_with_comp(struct bxe_adapter    *sc,
1573                          struct dmae_command *dmae)
1574 {
1575     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1576     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1577
1578     BXE_DMAE_LOCK(sc);
1579
1580     /* reset completion */
1581     *wb_comp = 0;
1582
1583     /* post the command on the channel used for initializations */
1584     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1585
1586     /* wait for completion */
1587     udelay(5);
1588
1589     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1590         if (!timeout ||
1591             (sc->recovery_state != BXE_RECOVERY_DONE &&
1592              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1593             BLOGE(sc, "DMAE timeout!\n");
1594             BXE_DMAE_UNLOCK(sc);
1595             return (DMAE_TIMEOUT);
1596         }
1597
1598         timeout--;
1599         udelay(50);
1600     }
1601
1602     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1603         BLOGE(sc, "DMAE PCI error!\n");
1604         BXE_DMAE_UNLOCK(sc);
1605         return (DMAE_PCI_ERROR);
1606     }
1607
1608     BXE_DMAE_UNLOCK(sc);
1609     return (0);
1610 }
1611
1612 void
1613 bxe_read_dmae(struct bxe_adapter *sc,
1614               uint32_t         src_addr,
1615               uint32_t         len32)
1616 {
1617     struct dmae_command dmae;
1618     uint32_t *data;
1619     int i, rc;
1620
1621     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1622
1623     if (!sc->dmae_ready) {
1624         data = BXE_SP(sc, wb_data[0]);
1625
1626         for (i = 0; i < len32; i++) {
1627             data[i] = (CHIP_IS_E1(sc)) ?
1628                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1629                           REG_RD(sc, (src_addr + (i * 4)));
1630         }
1631
1632         return;
1633     }
1634
1635     /* set opcode and fixed command fields */
1636     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1637
1638     /* fill in addresses and len */
1639     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1640     dmae.src_addr_hi = 0;
1641     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1642     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1643     dmae.len         = len32;
1644
1645     /* issue the command and wait for completion */
1646     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1647         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1648     };
1649 }
1650
1651 void
1652 bxe_write_dmae(struct bxe_adapter *sc,
1653                bus_addr_t       dma_addr,
1654                uint32_t         dst_addr,
1655                uint32_t         len32)
1656 {
1657     struct dmae_command dmae;
1658     int rc;
1659
1660     if (!sc->dmae_ready) {
1661         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1662
1663         if (CHIP_IS_E1(sc)) {
1664             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1665         } else {
1666             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1667         }
1668
1669         return;
1670     }
1671
1672     /* set opcode and fixed command fields */
1673     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1674
1675     /* fill in addresses and len */
1676     dmae.src_addr_lo = U64_LO(dma_addr);
1677     dmae.src_addr_hi = U64_HI(dma_addr);
1678     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1679     dmae.dst_addr_hi = 0;
1680     dmae.len         = len32;
1681
1682     /* issue the command and wait for completion */
1683     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1684         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1685     }
1686 }
1687
1688 void
1689 bxe_write_dmae_phys_len(struct bxe_adapter *sc,
1690                         bus_addr_t       phys_addr,
1691                         uint32_t         addr,
1692                         uint32_t         len)
1693 {
1694     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1695     int offset = 0;
1696
1697     while (len > dmae_wr_max) {
1698         bxe_write_dmae(sc,
1699                        (phys_addr + offset), /* src DMA address */
1700                        (addr + offset),      /* dst GRC address */
1701                        dmae_wr_max);
1702         offset += (dmae_wr_max * 4);
1703         len -= dmae_wr_max;
1704     }
1705
1706     bxe_write_dmae(sc,
1707                    (phys_addr + offset), /* src DMA address */
1708                    (addr + offset),      /* dst GRC address */
1709                    len);
1710 }
1711
1712 void
1713 bxe_set_ctx_validation(struct bxe_adapter   *sc,
1714                        struct eth_context *cxt,
1715                        uint32_t           cid)
1716 {
1717     /* ustorm cxt validation */
1718     cxt->ustorm_ag_context.cdu_usage =
1719         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1720             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1721     /* xcontext validation */
1722     cxt->xstorm_ag_context.cdu_reserved =
1723         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1724             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1725 }
1726
1727 static void
1728 bxe_storm_memset_hc_timeout(struct bxe_adapter *sc,
1729                             uint8_t          port,
1730                             uint8_t          fw_sb_id,
1731                             uint8_t          sb_index,
1732                             uint8_t          ticks)
1733 {
1734     uint32_t addr =
1735         (BAR_CSTRORM_INTMEM +
1736          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1737
1738     REG_WR8(sc, addr, ticks);
1739
1740     BLOGD(sc, DBG_LOAD,
1741           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1742           port, fw_sb_id, sb_index, ticks);
1743 }
1744
1745 static void
1746 bxe_storm_memset_hc_disable(struct bxe_adapter *sc,
1747                             uint8_t          port,
1748                             uint16_t         fw_sb_id,
1749                             uint8_t          sb_index,
1750                             uint8_t          disable)
1751 {
1752     uint32_t enable_flag =
1753         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1754     uint32_t addr =
1755         (BAR_CSTRORM_INTMEM +
1756          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1757     uint8_t flags;
1758
1759     /* clear and set */
1760     flags = REG_RD8(sc, addr);
1761     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1762     flags |= enable_flag;
1763     REG_WR8(sc, addr, flags);
1764
1765     BLOGD(sc, DBG_LOAD,
1766           "port %d fw_sb_id %d sb_index %d disable %d\n",
1767           port, fw_sb_id, sb_index, disable);
1768 }
1769
1770 void
1771 bxe_update_coalesce_sb_index(struct bxe_adapter *sc,
1772                              uint8_t          fw_sb_id,
1773                              uint8_t          sb_index,
1774                              uint8_t          disable,
1775                              uint16_t         usec)
1776 {
1777     int port = SC_PORT(sc);
1778     uint8_t ticks = (usec / 4); /* XXX ??? */
1779
1780     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1781
1782     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1783     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1784 }
1785
1786 void
1787 elink_cb_udelay(struct bxe_adapter *sc,
1788                 uint32_t         usecs)
1789 {
1790     udelay(usecs);
1791 }
1792
1793 uint32_t
1794 elink_cb_reg_read(struct bxe_adapter *sc,
1795                   uint32_t         reg_addr)
1796 {
1797     return (REG_RD(sc, reg_addr));
1798 }
1799
1800 void
1801 elink_cb_reg_write(struct bxe_adapter *sc,
1802                    uint32_t         reg_addr,
1803                    uint32_t         val)
1804 {
1805     REG_WR(sc, reg_addr, val);
1806 }
1807
1808 void
1809 elink_cb_reg_wb_write(struct bxe_adapter *sc,
1810                       uint32_t         offset,
1811                       uint32_t         *wb_write,
1812                       uint16_t         len)
1813 {
1814     REG_WR_DMAE(sc, offset, wb_write, len);
1815 }
1816
1817 void
1818 elink_cb_reg_wb_read(struct bxe_adapter *sc,
1819                      uint32_t         offset,
1820                      uint32_t         *wb_write,
1821                      uint16_t         len)
1822 {
1823     REG_RD_DMAE(sc, offset, wb_write, len);
1824 }
1825
1826 uint8_t
1827 elink_cb_path_id(struct bxe_adapter *sc)
1828 {
1829     return (SC_PATH(sc));
1830 }
1831
1832 void
1833 elink_cb_event_log(struct bxe_adapter     *sc,
1834                    const elink_log_id_t elink_log_id,
1835                    ...)
1836 {
1837     /* XXX */
1838 #if 0
1839     //va_list ap;
1840     va_start(ap, elink_log_id);
1841     _XXX_(sc, lm_log_id, ap);
1842     va_end(ap);
1843 #endif
1844     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1845 }
1846
1847 static int
1848 bxe_set_spio(struct bxe_adapter *sc,
1849              int              spio,
1850              uint32_t         mode)
1851 {
1852     uint32_t spio_reg;
1853
1854     /* Only 2 SPIOs are configurable */
1855     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1856         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1857         return (-1);
1858     }
1859
1860     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1861
1862     /* read SPIO and mask except the float bits */
1863     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1864
1865     switch (mode) {
1866     case MISC_SPIO_OUTPUT_LOW:
1867         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1868         /* clear FLOAT and set CLR */
1869         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1870         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1871         break;
1872
1873     case MISC_SPIO_OUTPUT_HIGH:
1874         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1875         /* clear FLOAT and set SET */
1876         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1877         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1878         break;
1879
1880     case MISC_SPIO_INPUT_HI_Z:
1881         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1882         /* set FLOAT */
1883         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1884         break;
1885
1886     default:
1887         break;
1888     }
1889
1890     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1891     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1892
1893     return (0);
1894 }
1895
1896 static int
1897 bxe_gpio_read(struct bxe_adapter *sc,
1898               int              gpio_num,
1899               uint8_t          port)
1900 {
1901     /* The GPIO should be swapped if swap register is set and active */
1902     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
1903                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
1904     int gpio_shift = (gpio_num +
1905                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
1906     uint32_t gpio_mask = (1 << gpio_shift);
1907     uint32_t gpio_reg;
1908
1909     if (gpio_num > MISC_REGISTERS_GPIO_3) {
1910         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
1911         return (-1);
1912     }
1913
1914     /* read GPIO value */
1915     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
1916
1917     /* get the requested pin value */
1918     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
1919 }
1920
1921 static int
1922 bxe_gpio_write(struct bxe_adapter *sc,
1923                int              gpio_num,
1924                uint32_t         mode,
1925                uint8_t          port)
1926 {
1927     /* The GPIO should be swapped if swap register is set and active */
1928     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
1929                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
1930     int gpio_shift = (gpio_num +
1931                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
1932     uint32_t gpio_mask = (1 << gpio_shift);
1933     uint32_t gpio_reg;
1934
1935     if (gpio_num > MISC_REGISTERS_GPIO_3) {
1936         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
1937         return (-1);
1938     }
1939
1940     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
1941
1942     /* read GPIO and mask except the float bits */
1943     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
1944
1945     switch (mode) {
1946     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1947         BLOGD(sc, DBG_PHY,
1948               "Set GPIO %d (shift %d) -> output low\n",
1949               gpio_num, gpio_shift);
1950         /* clear FLOAT and set CLR */
1951         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1952         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
1953         break;
1954
1955     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1956         BLOGD(sc, DBG_PHY,
1957               "Set GPIO %d (shift %d) -> output high\n",
1958               gpio_num, gpio_shift);
1959         /* clear FLOAT and set SET */
1960         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1961         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
1962         break;
1963
1964     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1965         BLOGD(sc, DBG_PHY,
1966               "Set GPIO %d (shift %d) -> input\n",
1967               gpio_num, gpio_shift);
1968         /* set FLOAT */
1969         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1970         break;
1971
1972     default:
1973         break;
1974     }
1975
1976     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
1977     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
1978
1979     return (0);
1980 }
1981
1982 static int
1983 bxe_gpio_mult_write(struct bxe_adapter *sc,
1984                     uint8_t          pins,
1985                     uint32_t         mode)
1986 {
1987     uint32_t gpio_reg;
1988
1989     /* any port swapping should be handled by caller */
1990
1991     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
1992
1993     /* read GPIO and mask except the float bits */
1994     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
1995     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1996     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
1997     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
1998
1999     switch (mode) {
2000     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
2001         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
2002         /* set CLR */
2003         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2004         break;
2005
2006     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2007         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2008         /* set SET */
2009         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2010         break;
2011
2012     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2013         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2014         /* set FLOAT */
2015         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2016         break;
2017
2018     default:
2019         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2020         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2021         return (-1);
2022     }
2023
2024     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2025     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2026
2027     return (0);
2028 }
2029
2030 static int
2031 bxe_gpio_int_write(struct bxe_adapter *sc,
2032                    int              gpio_num,
2033                    uint32_t         mode,
2034                    uint8_t          port)
2035 {
2036     /* The GPIO should be swapped if swap register is set and active */
2037     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2038                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2039     int gpio_shift = (gpio_num +
2040                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2041     uint32_t gpio_mask = (1 << gpio_shift);
2042     uint32_t gpio_reg;
2043
2044     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2045         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2046         return (-1);
2047     }
2048
2049     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2050
2051     /* read GPIO int */
2052     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2053
2054     switch (mode) {
2055     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2056         BLOGD(sc, DBG_PHY,
2057               "Clear GPIO INT %d (shift %d) -> output low\n",
2058               gpio_num, gpio_shift);
2059         /* clear SET and set CLR */
2060         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2061         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2062         break;
2063
2064     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2065         BLOGD(sc, DBG_PHY,
2066               "Set GPIO INT %d (shift %d) -> output high\n",
2067               gpio_num, gpio_shift);
2068         /* clear CLR and set SET */
2069         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2070         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2071         break;
2072
2073     default:
2074         break;
2075     }
2076
2077     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2078     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2079
2080     return (0);
2081 }
2082
2083 uint32_t
2084 elink_cb_gpio_read(struct bxe_adapter *sc,
2085                    uint16_t         gpio_num,
2086                    uint8_t          port)
2087 {
2088     return (bxe_gpio_read(sc, gpio_num, port));
2089 }
2090
2091 uint8_t
2092 elink_cb_gpio_write(struct bxe_adapter *sc,
2093                     uint16_t         gpio_num,
2094                     uint8_t          mode, /* 0=low 1=high */
2095                     uint8_t          port)
2096 {
2097     return (bxe_gpio_write(sc, gpio_num, mode, port));
2098 }
2099
2100 uint8_t
2101 elink_cb_gpio_mult_write(struct bxe_adapter *sc,
2102                          uint8_t          pins,
2103                          uint8_t          mode) /* 0=low 1=high */
2104 {
2105     return (bxe_gpio_mult_write(sc, pins, mode));
2106 }
2107
2108 uint8_t
2109 elink_cb_gpio_int_write(struct bxe_adapter *sc,
2110                         uint16_t         gpio_num,
2111                         uint8_t          mode, /* 0=low 1=high */
2112                         uint8_t          port)
2113 {
2114     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2115 }
2116
2117 void
2118 elink_cb_notify_link_changed(struct bxe_adapter *sc)
2119 {
2120     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2121                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2122 }
2123
2124 /* send the MCP a request, block until there is a reply */
2125 uint32_t
2126 elink_cb_fw_command(struct bxe_adapter *sc,
2127                     uint32_t         command,
2128                     uint32_t         param)
2129 {
2130     int mb_idx = SC_FW_MB_IDX(sc);
2131     uint32_t seq;
2132     uint32_t rc = 0;
2133     uint32_t cnt = 1;
2134     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2135
2136     BXE_FWMB_LOCK(sc);
2137
2138     seq = ++sc->fw_seq;
2139     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2140     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2141
2142     BLOGD(sc, DBG_PHY,
2143           "wrote command 0x%08x to FW MB param 0x%08x\n",
2144           (command | seq), param);
2145
2146     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2147     do {
2148         udelay(delay * 1000);
2149         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2150     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2151
2152     BLOGD(sc, DBG_PHY,
2153           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2154           cnt*delay, rc, seq);
2155
2156     /* is this a reply to our command? */
2157     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2158         rc &= FW_MSG_CODE_MASK;
2159     } else {
2160         /* Ruh-roh! */
2161         BLOGE(sc, "FW failed to respond!\n");
2162         // XXX bxe_fw_dump(sc);
2163         rc = 0;
2164     }
2165
2166     BXE_FWMB_UNLOCK(sc);
2167     return (rc);
2168 }
2169
2170 static uint32_t
2171 bxe_fw_command(struct bxe_adapter *sc,
2172                uint32_t         command,
2173                uint32_t         param)
2174 {
2175     return (elink_cb_fw_command(sc, command, param));
2176 }
2177
2178 static void
2179 __storm_memset_dma_mapping(struct bxe_adapter *sc,
2180                            uint32_t         addr,
2181                            bus_addr_t       mapping)
2182 {
2183     REG_WR(sc, addr, U64_LO(mapping));
2184     REG_WR(sc, (addr + 4), U64_HI(mapping));
2185 }
2186
2187 static void
2188 storm_memset_spq_addr(struct bxe_adapter *sc,
2189                       bus_addr_t       mapping,
2190                       uint16_t         abs_fid)
2191 {
2192     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2193                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2194     __storm_memset_dma_mapping(sc, addr, mapping);
2195 }
2196
2197 static void
2198 storm_memset_vf_to_pf(struct bxe_adapter *sc,
2199                       uint16_t         abs_fid,
2200                       uint16_t         pf_id)
2201 {
2202     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2203     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2204     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2205     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2206 }
2207
2208 static void
2209 storm_memset_func_en(struct bxe_adapter *sc,
2210                      uint16_t         abs_fid,
2211                      uint8_t          enable)
2212 {
2213     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2214     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2215     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2216     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2217 }
2218
2219 static void
2220 storm_memset_eq_data(struct bxe_adapter       *sc,
2221                      struct event_ring_data *eq_data,
2222                      uint16_t               pfid)
2223 {
2224     uint32_t addr;
2225     size_t size;
2226
2227     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2228     size = sizeof(struct event_ring_data);
2229     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2230 }
2231
2232 static void
2233 storm_memset_eq_prod(struct bxe_adapter *sc,
2234                      uint16_t         eq_prod,
2235                      uint16_t         pfid)
2236 {
2237     uint32_t addr = (BAR_CSTRORM_INTMEM +
2238                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2239     REG_WR16(sc, addr, eq_prod);
2240 }
2241
2242 /*
2243  * Post a slowpath command.
2244  *
2245  * A slowpath command is used to propogate a configuration change through
2246  * the controller in a controlled manner, allowing each STORM processor and
2247  * other H/W blocks to phase in the change.  The commands sent on the
2248  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2249  * completion of the ramrod will occur in different ways.  Here's a
2250  * breakdown of ramrods and how they complete:
2251  *
2252  * RAMROD_CMD_ID_ETH_PORT_SETUP
2253  *   Used to setup the leading connection on a port.  Completes on the
2254  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2255  *
2256  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2257  *   Used to setup an additional connection on a port.  Completes on the
2258  *   RCQ of the multi-queue/RSS connection being initialized.
2259  *
2260  * RAMROD_CMD_ID_ETH_STAT_QUERY
2261  *   Used to force the storm processors to update the statistics database
2262  *   in host memory.  This ramrod is send on the leading connection CID and
2263  *   completes as an index increment of the CSTORM on the default status
2264  *   block.
2265  *
2266  * RAMROD_CMD_ID_ETH_UPDATE
2267  *   Used to update the state of the leading connection, usually to udpate
2268  *   the RSS indirection table.  Completes on the RCQ of the leading
2269  *   connection. (Not currently used under FreeBSD until OS support becomes
2270  *   available.)
2271  *
2272  * RAMROD_CMD_ID_ETH_HALT
2273  *   Used when tearing down a connection prior to driver unload.  Completes
2274  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2275  *   use this on the leading connection.
2276  *
2277  * RAMROD_CMD_ID_ETH_SET_MAC
2278  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2279  *   the RCQ of the leading connection.
2280  *
2281  * RAMROD_CMD_ID_ETH_CFC_DEL
2282  *   Used when tearing down a conneciton prior to driver unload.  Completes
2283  *   on the RCQ of the leading connection (since the current connection
2284  *   has been completely removed from controller memory).
2285  *
2286  * RAMROD_CMD_ID_ETH_PORT_DEL
2287  *   Used to tear down the leading connection prior to driver unload,
2288  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2289  *   default status block.
2290  *
2291  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2292  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2293  *   RSS connection that is being offloaded.  (Not currently used under
2294  *   FreeBSD.)
2295  *
2296  * There can only be one command pending per function.
2297  *
2298  * Returns:
2299  *   0 = Success, !0 = Failure.
2300  */
2301
2302 /* must be called under the spq lock */
2303 static inline
2304 struct eth_spe *bxe_sp_get_next(struct bxe_adapter *sc)
2305 {
2306     struct eth_spe *next_spe = sc->spq_prod_bd;
2307
2308     if (sc->spq_prod_bd == sc->spq_last_bd) {
2309         /* wrap back to the first eth_spq */
2310         sc->spq_prod_bd = sc->spq;
2311         sc->spq_prod_idx = 0;
2312     } else {
2313         sc->spq_prod_bd++;
2314         sc->spq_prod_idx++;
2315     }
2316
2317     return (next_spe);
2318 }
2319
2320 /* must be called under the spq lock */
2321 static inline
2322 void bxe_sp_prod_update(struct bxe_adapter *sc)
2323 {
2324     int func = SC_FUNC(sc);
2325
2326     /*
2327      * Make sure that BD data is updated before writing the producer.
2328      * BD data is written to the memory, the producer is read from the
2329      * memory, thus we need a full memory barrier to ensure the ordering.
2330      */
2331     mb();
2332
2333     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2334              sc->spq_prod_idx);
2335
2336     //    bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2337     //                      BUS_SPACE_BARRIER_WRITE);
2338 }
2339
2340 /**
2341  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2342  *
2343  * @cmd:      command to check
2344  * @cmd_type: command type
2345  */
2346 static inline
2347 int bxe_is_contextless_ramrod(int cmd,
2348                               int cmd_type)
2349 {
2350     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2351         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2352         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2353         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2354         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2355         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2356         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2357         return (TRUE);
2358     } else {
2359         return (FALSE);
2360     }
2361 }
2362
2363 /**
2364  * bxe_sp_post - place a single command on an SP ring
2365  *
2366  * @sc:         driver handle
2367  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2368  * @cid:        SW CID the command is related to
2369  * @data_hi:    command private data address (high 32 bits)
2370  * @data_lo:    command private data address (low 32 bits)
2371  * @cmd_type:   command type (e.g. NONE, ETH)
2372  *
2373  * SP data is handled as if it's always an address pair, thus data fields are
2374  * not swapped to little endian in upper functions. Instead this function swaps
2375  * data as if it's two uint32 fields.
2376  */
2377 int
2378 bxe_sp_post(struct bxe_adapter *sc,
2379             int              command,
2380             int              cid,
2381             uint32_t         data_hi,
2382             uint32_t         data_lo,
2383             int              cmd_type)
2384 {
2385     struct eth_spe *spe;
2386     uint16_t type;
2387     int common;
2388
2389     common = bxe_is_contextless_ramrod(command, cmd_type);
2390
2391     BXE_SP_LOCK(sc);
2392
2393     if (common) {
2394         if (!atomic_read(&sc->eq_spq_left)) {
2395             BLOGE(sc, "EQ ring is full!\n");
2396             BXE_SP_UNLOCK(sc);
2397             return (-1);
2398         }
2399     } else {
2400         if (!atomic_read(&sc->cq_spq_left)) {
2401             BLOGE(sc, "SPQ ring is full!\n");
2402             BXE_SP_UNLOCK(sc);
2403             return (-1);
2404         }
2405     }
2406
2407     spe = bxe_sp_get_next(sc);
2408
2409     /* CID needs port number to be encoded int it */
2410     spe->hdr.conn_and_cmd_data =
2411         cpu_to_le32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2412
2413     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2414
2415     /* TBD: Check if it works for VFs */
2416     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2417              SPE_HDR_FUNCTION_ID);
2418
2419     spe->hdr.type = cpu_to_le16(type);
2420
2421     spe->data.update_data_addr.hi = cpu_to_le32(data_hi);
2422     spe->data.update_data_addr.lo = cpu_to_le32(data_lo);
2423
2424     /*
2425      * It's ok if the actual decrement is issued towards the memory
2426      * somewhere between the lock and unlock. Thus no more explict
2427      * memory barrier is needed.
2428      */
2429     if (common) {
2430         atomic_add(&sc->eq_spq_left, -1);
2431     } else {
2432         atomic_add(&sc->cq_spq_left, -1);
2433     }
2434
2435     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2436     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2437           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2438     BLOGD(sc, DBG_SP,
2439           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2440           sc->spq_prod_idx,
2441           (uint32_t)U64_HI(sc->spq_dma.paddr),
2442           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2443           command,
2444           common,
2445           HW_CID(sc, cid),
2446           data_hi,
2447           data_lo,
2448           type,
2449           atomic_read(&sc->cq_spq_left),
2450           atomic_read(&sc->eq_spq_left));
2451
2452     bxe_sp_prod_update(sc);
2453
2454     BXE_SP_UNLOCK(sc);
2455     return (0);
2456 }
2457
2458 /**
2459  * bxe_debug_print_ind_table - prints the indirection table configuration.
2460  *
2461  * @sc: driver hanlde
2462  * @p:  pointer to rss configuration
2463  */
2464 #if 0
2465 static void
2466 bxe_debug_print_ind_table(struct bxe_adapter               *sc,
2467                           struct ecore_config_rss_params *p)
2468 {
2469     int i;
2470
2471     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2472     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2473     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2474         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2475
2476         /* Print 4 bytes in a line */
2477         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2478             (((i + 1) & 0x3) == 0)) {
2479             BLOGD(sc, DBG_LOAD, "\n");
2480             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2481         }
2482     }
2483
2484     BLOGD(sc, DBG_LOAD, "\n");
2485 }
2486 #endif
2487
2488 /*
2489  * FreeBSD Device probe function.
2490  *
2491  * Compares the device found to the driver's list of supported devices and
2492  * reports back to the bsd loader whether this is the right driver for the device.
2493  * This is the driver entry function called from the "kldload" command.
2494  *
2495  * Returns:
2496  *   BUS_PROBE_DEFAULT on success, positive value on failure.
2497  */
2498 #warning "no probe function"
2499
2500 static int
2501 bxe_probe(device_t dev)
2502 {
2503 #if 0
2504     struct bxe_adapter *sc;
2505     struct bxe_device_type *t;
2506     char *descbuf;
2507     uint16_t did, sdid, svid, vid;
2508
2509     /* Find our device structure */
2510     sc = device_get_softc(dev);
2511     sc->pcidev= dev;
2512     t = bxe_devs;
2513
2514     /* Get the data for the device to be probed. */
2515     vid  = pci_get_vendor(dev);
2516     did  = pci_get_device(dev);
2517     svid = pci_get_subvendor(dev);
2518     sdid = pci_get_subdevice(dev);
2519
2520     BLOGD(sc, DBG_LOAD,
2521           "%s(); VID = 0x%04X, DID = 0x%04X, SVID = 0x%04X, "
2522           "SDID = 0x%04X\n", __FUNCTION__, vid, did, svid, sdid);
2523
2524     /* Look through the list of known devices for a match. */
2525     while (t->bxe_name != NULL) {
2526         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2527             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2528             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2529             descbuf = kmalloc(BXE_DEVDESC_MAX, 0); /* M_TEMP */
2530             if (descbuf == NULL)
2531                 return (ENOMEM);
2532
2533             /* Print out the device identity. */
2534             snprintf(descbuf, BXE_DEVDESC_MAX,
2535                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2536                      (((pcidev_read32(dev, PCIR_REVID) &
2537                         0xf0) >> 4) + 'A'),
2538                      (pcidev_read32(dev, PCIR_REVID) & 0xf),
2539                      BXE_DRIVER_VERSION);
2540
2541             device_set_desc_copy(dev, descbuf);
2542             kfree(descbuf); /* M_TEMP */
2543             return (BUS_PROBE_DEFAULT);
2544         }
2545         t++;
2546     }
2547 #endif
2548     return (ENXIO);
2549 }
2550
2551 static void
2552 bxe_init_mutexes(struct bxe_adapter *sc)
2553 {
2554 #if 0
2555 #ifdef BXE_CORE_LOCK_SX
2556     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2557              "bxe%d_core_lock", sc->unit);
2558     sx_init(&sc->core_sx, sc->core_sx_name);
2559 #else
2560     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2561              "bxe%d_core_lock", sc->unit);
2562     mtx_init(&sc->core_mtx, sc->core_mtx_name, NULL, MTX_DEF);
2563
2564     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2565              "bxe%d_sp_lock", sc->unit);
2566     mtx_init(&sc->sp_mtx, sc->sp_mtx_name, NULL, MTX_DEF);
2567
2568     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2569              "bxe%d_dmae_lock", sc->unit);
2570     mtx_init(&sc->dmae_mtx, sc->dmae_mtx_name, NULL, MTX_DEF);
2571
2572     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2573              "bxe%d_phy_lock", sc->unit);
2574     mtx_init(&sc->port.phy_mtx, sc->port.phy_mtx_name, NULL, MTX_DEF);
2575
2576     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2577              "bxe%d_fwmb_lock", sc->unit);
2578     mtx_init(&sc->fwmb_mtx, sc->fwmb_mtx_name, NULL, MTX_DEF);
2579
2580     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2581              "bxe%d_print_lock", sc->unit);
2582     mtx_init(&(sc->print_mtx), sc->print_mtx_name, NULL, MTX_DEF);
2583
2584     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2585              "bxe%d_stats_lock", sc->unit);
2586     mtx_init(&(sc->stats_mtx), sc->stats_mtx_name, NULL, MTX_DEF);
2587
2588     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2589              "bxe%d_mcast_lock", sc->unit);
2590     mtx_init(&(sc->mcast_mtx), sc->mcast_mtx_name, NULL, MTX_DEF);
2591 #endif
2592 #endif
2593 }
2594
2595 static void
2596 bxe_release_mutexes(struct bxe_adapter *sc)
2597 {
2598 #if 0
2599 #ifdef BXE_CORE_LOCK_SX
2600     sx_destroy(&sc->core_sx);
2601 #else
2602     if (mtx_initialized(&sc->core_mtx)) {
2603         mtx_destroy(&sc->core_mtx);
2604     }
2605 #endif
2606
2607     if (mtx_initialized(&sc->sp_mtx)) {
2608         mtx_destroy(&sc->sp_mtx);
2609     }
2610
2611     if (mtx_initialized(&sc->dmae_mtx)) {
2612         mtx_destroy(&sc->dmae_mtx);
2613     }
2614
2615     if (mtx_initialized(&sc->port.phy_mtx)) {
2616         mtx_destroy(&sc->port.phy_mtx);
2617     }
2618
2619     if (mtx_initialized(&sc->fwmb_mtx)) {
2620         mtx_destroy(&sc->fwmb_mtx);
2621     }
2622
2623     if (mtx_initialized(&sc->print_mtx)) {
2624         mtx_destroy(&sc->print_mtx);
2625     }
2626
2627     if (mtx_initialized(&sc->stats_mtx)) {
2628         mtx_destroy(&sc->stats_mtx);
2629     }
2630
2631     if (mtx_initialized(&sc->mcast_mtx)) {
2632         mtx_destroy(&sc->mcast_mtx);
2633     }
2634 #endif
2635 }
2636
2637 static void
2638 bxe_tx_disable(struct bxe_adapter* sc)
2639 {
2640     if_t ifp = sc->ifp;
2641
2642     /* tell the stack the driver is stopped and TX queue is full */
2643     if (ifp !=  NULL) {
2644         if_setdrvflags(ifp, 0);
2645     }
2646 }
2647
2648 static void
2649 bxe_drv_pulse(struct bxe_adapter *sc)
2650 {
2651     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2652              sc->fw_drv_pulse_wr_seq);
2653 }
2654
2655 static inline uint16_t
2656 bxe_tx_avail(struct bxe_adapter *sc,
2657              struct bxe_fastpath *fp)
2658 {
2659     int16_t  used;
2660     uint16_t prod;
2661     uint16_t cons;
2662
2663     prod = fp->tx_bd_prod;
2664     cons = fp->tx_bd_cons;
2665
2666     used = SUB_S16(prod, cons);
2667
2668 #if 0
2669     KASSERT((used < 0), ("used tx bds < 0"));
2670     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2671     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2672             ("invalid number of tx bds used"));
2673 #endif
2674
2675     return (int16_t)(sc->tx_ring_size) - used;
2676 }
2677
2678 static inline int
2679 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2680 {
2681     uint16_t hw_cons;
2682
2683     mb(); /* status block fields can change */
2684     hw_cons = le16_to_cpu(*fp->tx_cons_sb);
2685     return (hw_cons != fp->tx_pkt_cons);
2686 }
2687
2688 static inline uint8_t
2689 bxe_has_tx_work(struct bxe_fastpath *fp)
2690 {
2691     /* expand this for multi-cos if ever supported */
2692     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2693 }
2694
2695 static inline int
2696 bxe_has_rx_work(struct bxe_fastpath *fp)
2697 {
2698     uint16_t rx_cq_cons_sb;
2699
2700     mb(); /* status block fields can change */
2701     rx_cq_cons_sb = le16_to_cpu(*fp->rx_cq_cons_sb);
2702     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2703         rx_cq_cons_sb++;
2704     return (fp->rx_cq_cons != rx_cq_cons_sb);
2705 }
2706
2707 static void
2708 bxe_sp_event(struct bxe_adapter    *sc,
2709              struct bxe_fastpath *fp,
2710              union eth_rx_cqe    *rr_cqe)
2711 {
2712 #if 0
2713     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2714     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2715     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2716     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2717
2718     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2719           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2720
2721 #if 0
2722     /*
2723      * If cid is within VF range, replace the slowpath object with the
2724      * one corresponding to this VF
2725      */
2726     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2727         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2728     }
2729 #endif
2730
2731     switch (command) {
2732     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2733         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2734         drv_cmd = ECORE_Q_CMD_UPDATE;
2735         break;
2736
2737     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2738         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2739         drv_cmd = ECORE_Q_CMD_SETUP;
2740         break;
2741
2742     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2743         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2744         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2745         break;
2746
2747     case (RAMROD_CMD_ID_ETH_HALT):
2748         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2749         drv_cmd = ECORE_Q_CMD_HALT;
2750         break;
2751
2752     case (RAMROD_CMD_ID_ETH_TERMINATE):
2753         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2754         drv_cmd = ECORE_Q_CMD_TERMINATE;
2755         break;
2756
2757     case (RAMROD_CMD_ID_ETH_EMPTY):
2758         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2759         drv_cmd = ECORE_Q_CMD_EMPTY;
2760         break;
2761
2762     default:
2763         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2764               command, fp->index);
2765         return;
2766     }
2767
2768     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2769         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2770         /*
2771          * q_obj->complete_cmd() failure means that this was
2772          * an unexpected completion.
2773          *
2774          * In this case we don't want to increase the sc->spq_left
2775          * because apparently we haven't sent this command the first
2776          * place.
2777          */
2778         // bxe_panic(sc, ("Unexpected SP completion\n"));
2779         return;
2780     }
2781
2782 #if 0
2783     /* SRIOV: reschedule any 'in_progress' operations */
2784     bxe_iov_sp_event(sc, cid, TRUE);
2785 #endif
2786
2787     atomic_add(&sc->cq_spq_left, 1);
2788
2789     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2790           atomic_read(&sc->cq_spq_left));
2791
2792 #if 0
2793     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2794         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2795         /*
2796          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2797          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2798          * prevent case that both bits are cleared. At the end of load/unload
2799          * driver checks that sp_state is cleared and this order prevents
2800          * races.
2801          */
2802         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2803         wmb();
2804         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2805
2806         /* schedule the sp task as MCP ack is required */
2807         bxe_schedule_sp_task(sc);
2808     }
2809 #endif
2810 #endif
2811 }
2812
2813 /*
2814  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2815  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2816  * the current aggregation queue as in-progress.
2817  */
2818 static void
2819 bxe_tpa_start(struct bxe_adapter            *sc,
2820               struct bxe_fastpath         *fp,
2821               uint16_t                    queue,
2822               uint16_t                    cons,
2823               uint16_t                    prod,
2824               struct eth_fast_path_rx_cqe *cqe)
2825 {
2826 #if 0
2827     struct bxe_sw_rx_bd tmp_bd;
2828     struct bxe_sw_rx_bd *rx_buf;
2829     struct eth_rx_bd *rx_bd;
2830     int max_agg_queues;
2831     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2832     uint16_t index;
2833
2834     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2835                        "cons=%d prod=%d\n",
2836           fp->index, queue, cons, prod);
2837
2838     max_agg_queues = MAX_AGG_QS(sc);
2839
2840     KASSERT((queue < max_agg_queues),
2841             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2842              fp->index, queue, max_agg_queues));
2843
2844     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2845             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2846              fp->index, queue));
2847
2848     /* copy the existing mbuf and mapping from the TPA pool */
2849     tmp_bd = tpa_info->bd;
2850
2851     if (tmp_bd.m == NULL) {
2852         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2853               fp->index, queue);
2854         /* XXX Error handling? */
2855         return;
2856     }
2857
2858     /* change the TPA queue to the start state */
2859     tpa_info->state            = BXE_TPA_STATE_START;
2860     tpa_info->placement_offset = cqe->placement_offset;
2861     tpa_info->parsing_flags    = le16_to_cpu(cqe->pars_flags.flags);
2862     tpa_info->vlan_tag         = le16_to_cpu(cqe->vlan_tag);
2863     tpa_info->len_on_bd        = le16_to_cpu(cqe->len_on_bd);
2864
2865     fp->rx_tpa_queue_used |= (1 << queue);
2866
2867     /*
2868      * If all the buffer descriptors are filled with mbufs then fill in
2869      * the current consumer index with a new BD. Else if a maximum Rx
2870      * buffer limit is imposed then fill in the next producer index.
2871      */
2872     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2873                 prod : cons;
2874
2875     /* move the received mbuf and mapping to TPA pool */
2876     tpa_info->bd = fp->rx_mbuf_chain[cons];
2877
2878     /* release any existing RX BD mbuf mappings */
2879     if (cons != index) {
2880         rx_buf = &fp->rx_mbuf_chain[cons];
2881
2882         if (rx_buf->m_map != NULL) {
2883             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2884                             BUS_DMASYNC_POSTREAD);
2885             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2886         }
2887
2888         /*
2889          * We get here when the maximum number of rx buffers is less than
2890          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2891          * it out here without concern of a memory leak.
2892          */
2893         fp->rx_mbuf_chain[cons].m = NULL;
2894     }
2895
2896     /* update the Rx SW BD with the mbuf info from the TPA pool */
2897     fp->rx_mbuf_chain[index] = tmp_bd;
2898
2899     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2900     rx_bd = &fp->rx_chain[index];
2901     rx_bd->addr_hi = cpu_to_le32(U64_HI(tpa_info->seg.ds_addr));
2902     rx_bd->addr_lo = cpu_to_le32(U64_LO(tpa_info->seg.ds_addr));
2903 #endif
2904 }
2905 #if 0
2906 /*
2907  * When a TPA aggregation is completed, loop through the individual mbufs
2908  * of the aggregation, combining them into a single mbuf which will be sent
2909  * up the stack. Refill all freed SGEs with mbufs as we go along.
2910  */
2911 static int
2912 bxe_fill_frag_mbuf(struct bxe_adapter          *sc,
2913                    struct bxe_fastpath       *fp,
2914                    struct bxe_sw_tpa_info    *tpa_info,
2915                    uint16_t                  queue,
2916                    uint16_t                  pages,
2917                    struct mbuf               *m,
2918                                struct eth_end_agg_rx_cqe *cqe,
2919                    uint16_t                  cqe_idx)
2920 {
2921     struct mbuf *m_frag;
2922     uint32_t frag_len, frag_size, i;
2923     uint16_t sge_idx;
2924     int rc = 0;
2925     int j;
2926
2927     frag_size = le16_to_cpu(cqe->pkt_len) - tpa_info->len_on_bd;
2928
2929     BLOGD(sc, DBG_LRO,
2930           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
2931           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
2932
2933     /* make sure the aggregated frame is not too big to handle */
2934     if (pages > 8 * PAGES_PER_SGE) {
2935         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
2936                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
2937               fp->index, cqe_idx, pages, le16_to_cpu(cqe->pkt_len),
2938               tpa_info->len_on_bd, frag_size);
2939         bxe_panic(sc, ("sge page count error\n"));
2940         return (EINVAL);
2941     }
2942
2943     /*
2944      * Scan through the scatter gather list pulling individual mbufs into a
2945      * single mbuf for the host stack.
2946      */
2947     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
2948         sge_idx = RX_SGE(le16_to_cpu(cqe->sgl_or_raw_data.sgl[j]));
2949
2950         /*
2951          * Firmware gives the indices of the SGE as if the ring is an array
2952          * (meaning that the "next" element will consume 2 indices).
2953          */
2954         frag_len = MIN(frag_size, (uint32_t)(SGE_PAGES));
2955
2956         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
2957                            "sge_idx=%d frag_size=%d frag_len=%d\n",
2958               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
2959
2960         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
2961
2962         /* allocate a new mbuf for the SGE */
2963         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
2964         if (rc) {
2965             /* Leave all remaining SGEs in the ring! */
2966             return (rc);
2967         }
2968
2969         /* update the fragment length */
2970         m_frag->m_len = frag_len;
2971
2972         /* concatenate the fragment to the head mbuf */
2973         m_cat(m, m_frag);
2974         fp->eth_q_stats.mbuf_alloc_sge--;
2975
2976         /* update the TPA mbuf size and remaining fragment size */
2977         m->m_pkthdr.len += frag_len;
2978         frag_size -= frag_len;
2979     }
2980
2981     BLOGD(sc, DBG_LRO,
2982           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
2983           fp->index, queue, frag_size);
2984
2985     return (rc);
2986 }
2987 #endif
2988 static inline void
2989 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
2990 {
2991     int i, j;
2992
2993     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
2994         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
2995
2996         for (j = 0; j < 2; j++) {
2997             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
2998             idx--;
2999         }
3000     }
3001 }
3002
3003 static inline void
3004 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
3005 {
3006     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
3007     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3008
3009     /*
3010      * Clear the two last indices in the page to 1. These are the indices that
3011      * correspond to the "next" element, hence will never be indicated and
3012      * should be removed from the calculations.
3013      */
3014     bxe_clear_sge_mask_next_elems(fp);
3015 }
3016
3017 static inline void
3018 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3019                         uint16_t            idx)
3020 {
3021     uint16_t last_max = fp->last_max_sge;
3022
3023     if (SUB_S16(idx, last_max) > 0) {
3024         fp->last_max_sge = idx;
3025     }
3026 }
3027
3028 static inline void
3029 bxe_update_sge_prod(struct bxe_adapter          *sc,
3030                     struct bxe_fastpath       *fp,
3031                     uint16_t                  sge_len,
3032                     struct eth_end_agg_rx_cqe *cqe)
3033 {
3034     uint16_t last_max, last_elem, first_elem;
3035     uint16_t delta = 0;
3036     uint16_t i;
3037
3038     if (!sge_len) {
3039         return;
3040     }
3041
3042     /* first mark all used pages */
3043     for (i = 0; i < sge_len; i++) {
3044         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3045                             RX_SGE(le16_to_cpu(cqe->sgl_or_raw_data.sgl[i])));
3046     }
3047
3048     BLOGD(sc, DBG_LRO,
3049           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3050           fp->index, sge_len - 1,
3051           le16_to_cpu(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3052
3053     /* assume that the last SGE index is the biggest */
3054     bxe_update_last_max_sge(fp,
3055                             le16_to_cpu(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3056
3057     last_max = RX_SGE(fp->last_max_sge);
3058     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3059     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3060
3061     /* if ring is not full */
3062     if (last_elem + 1 != first_elem) {
3063         last_elem++;
3064     }
3065
3066     /* now update the prod */
3067     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3068         if (fp->sge_mask[i]) {
3069             break;
3070         }
3071
3072         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3073         delta += BIT_VEC64_ELEM_SZ;
3074     }
3075
3076     if (delta > 0) {
3077         fp->rx_sge_prod += delta;
3078         /* clear page-end entries */
3079         bxe_clear_sge_mask_next_elems(fp);
3080     }
3081
3082     BLOGD(sc, DBG_LRO,
3083           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3084           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3085 }
3086
3087 /*
3088  * The aggregation on the current TPA queue has completed. Pull the individual
3089  * mbuf fragments together into a single mbuf, perform all necessary checksum
3090  * calculations, and send the resuting mbuf to the stack.
3091  */
3092 static void
3093 bxe_tpa_stop(struct bxe_adapter          *sc,
3094              struct bxe_fastpath       *fp,
3095              struct bxe_sw_tpa_info    *tpa_info,
3096              uint16_t                  queue,
3097              uint16_t                  pages,
3098                          struct eth_end_agg_rx_cqe *cqe,
3099              uint16_t                  cqe_idx)
3100 {
3101 #if 0
3102     if_t ifp = sc->ifp;
3103     struct mbuf *m;
3104     int rc = 0;
3105
3106     BLOGD(sc, DBG_LRO,
3107           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3108           fp->index, queue, tpa_info->placement_offset,
3109           le16_to_cpu(cqe->pkt_len), pages, tpa_info->vlan_tag);
3110
3111     m = tpa_info->bd.m;
3112
3113     /* allocate a replacement before modifying existing mbuf */
3114     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3115     if (rc) {
3116         /* drop the frame and log an error */
3117         fp->eth_q_stats.rx_soft_errors++;
3118         goto bxe_tpa_stop_exit;
3119     }
3120
3121     /* we have a replacement, fixup the current mbuf */
3122     m_adj(m, tpa_info->placement_offset);
3123     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3124
3125     /* mark the checksums valid (taken care of by the firmware) */
3126     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3127     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3128     m->m_pkthdr.csum_data = 0xffff;
3129     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3130                                CSUM_IP_VALID   |
3131                                CSUM_DATA_VALID |
3132                                CSUM_PSEUDO_HDR);
3133
3134     /* aggregate all of the SGEs into a single mbuf */
3135     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3136     if (rc) {
3137         /* drop the packet and log an error */
3138         fp->eth_q_stats.rx_soft_errors++;
3139         m_freem(m);
3140     } else {
3141         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3142             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3143             m->m_flags |= M_VLANTAG;
3144         }
3145
3146         /* assign packet to this interface interface */
3147         if_setrcvif(m, ifp);
3148
3149 #if __FreeBSD_version >= 800000
3150         /* specify what RSS queue was used for this flow */
3151         m->m_pkthdr.flowid = fp->index;
3152         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3153 #endif
3154
3155         if_inc_counter(ifp, IFCOUNTER_IPACKETS, 1);
3156         fp->eth_q_stats.rx_tpa_pkts++;
3157
3158         /* pass the frame to the stack */
3159         if_input(ifp, m);
3160     }
3161
3162     /* we passed an mbuf up the stack or dropped the frame */
3163     fp->eth_q_stats.mbuf_alloc_tpa--;
3164
3165 bxe_tpa_stop_exit:
3166
3167     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3168     fp->rx_tpa_queue_used &= ~(1 << queue);
3169 #endif
3170 }
3171
3172 static uint8_t
3173 bxe_rxeof(struct bxe_adapter    *sc,
3174           struct bxe_fastpath *fp)
3175 {
3176         return 0xaa;
3177 #if 0
3178     if_t ifp = sc->ifp;
3179     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3180     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3181     int rx_pkts = 0;
3182     int rc;
3183
3184     BXE_FP_RX_LOCK(fp);
3185
3186     /* CQ "next element" is of the size of the regular element */
3187     hw_cq_cons = le16_to_cpu(*fp->rx_cq_cons_sb);
3188     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3189         hw_cq_cons++;
3190     }
3191
3192     bd_cons = fp->rx_bd_cons;
3193     bd_prod = fp->rx_bd_prod;
3194     bd_prod_fw = bd_prod;
3195     sw_cq_cons = fp->rx_cq_cons;
3196     sw_cq_prod = fp->rx_cq_prod;
3197
3198     /*
3199      * Memory barrier necessary as speculative reads of the rx
3200      * buffer can be ahead of the index in the status block
3201      */
3202     rmb();
3203
3204     BLOGD(sc, DBG_RX,
3205           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3206           fp->index, hw_cq_cons, sw_cq_cons);
3207
3208     while (sw_cq_cons != hw_cq_cons) {
3209         struct bxe_sw_rx_bd *rx_buf = NULL;
3210         union eth_rx_cqe *cqe;
3211         struct eth_fast_path_rx_cqe *cqe_fp;
3212         uint8_t cqe_fp_flags;
3213         enum eth_rx_cqe_type cqe_fp_type;
3214         uint16_t len, pad;
3215         struct mbuf *m = NULL;
3216
3217         comp_ring_cons = RCQ(sw_cq_cons);
3218         bd_prod = RX_BD(bd_prod);
3219         bd_cons = RX_BD(bd_cons);
3220
3221         cqe          = &fp->rcq_chain[comp_ring_cons];
3222         cqe_fp       = &cqe->fast_path_cqe;
3223         cqe_fp_flags = cqe_fp->type_error_flags;
3224         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3225
3226         BLOGD(sc, DBG_RX,
3227               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3228               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3229               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u\n",
3230               fp->index,
3231               hw_cq_cons,
3232               sw_cq_cons,
3233               bd_prod,
3234               bd_cons,
3235               CQE_TYPE(cqe_fp_flags),
3236               cqe_fp_flags,
3237               cqe_fp->status_flags,
3238               le32_to_cpu(cqe_fp->rss_hash_result),
3239               le16_to_cpu(cqe_fp->vlan_tag),
3240               le16_to_cpu(cqe_fp->pkt_len_or_gro_seg_len));
3241
3242         /* is this a slowpath msg? */
3243         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3244             bxe_sp_event(sc, fp, cqe);
3245             goto next_cqe;
3246         }
3247
3248         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3249
3250         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3251             struct bxe_sw_tpa_info *tpa_info;
3252             uint16_t frag_size, pages;
3253             uint8_t queue;
3254
3255 #if 0
3256             /* sanity check */
3257             if (!fp->tpa_enable &&
3258                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3259                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3260                       CQE_TYPE(cqe_fp_type));
3261             }
3262 #endif
3263
3264             if (CQE_TYPE_START(cqe_fp_type)) {
3265                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3266                               bd_cons, bd_prod, cqe_fp);
3267                 m = NULL; /* packet not ready yet */
3268                 goto next_rx;
3269             }
3270
3271             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3272                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3273
3274             queue = cqe->end_agg_cqe.queue_index;
3275             tpa_info = &fp->rx_tpa_info[queue];
3276
3277             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3278                   fp->index, queue);
3279
3280             frag_size = (le16_to_cpu(cqe->end_agg_cqe.pkt_len) -
3281                          tpa_info->len_on_bd);
3282             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3283
3284             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3285                          &cqe->end_agg_cqe, comp_ring_cons);
3286
3287             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe);
3288
3289             goto next_cqe;
3290         }
3291
3292         /* non TPA */
3293
3294         /* is this an error packet? */
3295         if (__predict_false(cqe_fp_flags &
3296                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3297             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3298             fp->eth_q_stats.rx_soft_errors++;
3299             goto next_rx;
3300         }
3301
3302         len = le16_to_cpu(cqe_fp->pkt_len_or_gro_seg_len);
3303         pad = cqe_fp->placement_offset;
3304
3305         m = rx_buf->m;
3306
3307         if (__predict_false(m == NULL)) {
3308             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3309                   bd_cons, fp->index);
3310             goto next_rx;
3311         }
3312
3313         /* XXX double copy if packet length under a threshold */
3314
3315         /*
3316          * If all the buffer descriptors are filled with mbufs then fill in
3317          * the current consumer index with a new BD. Else if a maximum Rx
3318          * buffer limit is imposed then fill in the next producer index.
3319          */
3320         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3321                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3322                                       bd_prod : bd_cons);
3323         if (rc != 0) {
3324             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3325                   fp->index, rc);
3326             fp->eth_q_stats.rx_soft_errors++;
3327
3328             if (sc->max_rx_bufs != RX_BD_USABLE) {
3329                 /* copy this consumer index to the producer index */
3330                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3331                        sizeof(struct bxe_sw_rx_bd));
3332                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3333             }
3334
3335             goto next_rx;
3336         }
3337
3338         /* current mbuf was detached from the bd */
3339         fp->eth_q_stats.mbuf_alloc_rx--;
3340
3341         /* we allocated a replacement mbuf, fixup the current one */
3342         m_adj(m, pad);
3343         m->m_pkthdr.len = m->m_len = len;
3344
3345         /* assign packet to this interface interface */
3346         if_setrcvif(m, ifp);
3347
3348         /* assume no hardware checksum has complated */
3349         m->m_pkthdr.csum_flags = 0;
3350
3351         /* validate checksum if offload enabled */
3352         if (if_getcapenable(ifp) & IFCAP_RXCSUM) {
3353             /* check for a valid IP frame */
3354             if (!(cqe->fast_path_cqe.status_flags &
3355                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3356                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3357                 if (__predict_false(cqe_fp_flags &
3358                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3359                     fp->eth_q_stats.rx_hw_csum_errors++;
3360                 } else {
3361                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3362                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3363                 }
3364             }
3365
3366             /* check for a valid TCP/UDP frame */
3367             if (!(cqe->fast_path_cqe.status_flags &
3368                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3369                 if (__predict_false(cqe_fp_flags &
3370                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3371                     fp->eth_q_stats.rx_hw_csum_errors++;
3372                 } else {
3373                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3374                     m->m_pkthdr.csum_data = 0xFFFF;
3375                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3376                                                CSUM_PSEUDO_HDR);
3377                 }
3378             }
3379         }
3380
3381         /* if there is a VLAN tag then flag that info */
3382         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3383             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3384             m->m_flags |= M_VLANTAG;
3385         }
3386
3387 #if __FreeBSD_version >= 800000
3388         /* specify what RSS queue was used for this flow */
3389         m->m_pkthdr.flowid = fp->index;
3390         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3391 #endif
3392
3393 next_rx:
3394
3395         bd_cons    = RX_BD_NEXT(bd_cons);
3396         bd_prod    = RX_BD_NEXT(bd_prod);
3397         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3398
3399         /* pass the frame to the stack */
3400         if (m != NULL) {
3401             if_inc_counter(ifp, IFCOUNTER_IPACKETS, 1);
3402             rx_pkts++;
3403             if_input(ifp, m);
3404         }
3405
3406 next_cqe:
3407
3408         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3409         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3410
3411         /* limit spinning on the queue */
3412         if (rx_pkts == sc->rx_budget) {
3413             fp->eth_q_stats.rx_budget_reached++;
3414             break;
3415         }
3416     } /* while work to do */
3417
3418     fp->rx_bd_cons = bd_cons;
3419     fp->rx_bd_prod = bd_prod_fw;
3420     fp->rx_cq_cons = sw_cq_cons;
3421     fp->rx_cq_prod = sw_cq_prod;
3422
3423     /* Update producers */
3424     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3425
3426     fp->eth_q_stats.rx_pkts += rx_pkts;
3427     fp->eth_q_stats.rx_calls++;
3428
3429     BXE_FP_RX_UNLOCK(fp);
3430
3431     return (sw_cq_cons != hw_cq_cons);
3432 #endif
3433 }
3434
3435 static uint16_t
3436 bxe_free_tx_pkt(struct bxe_adapter    *sc,
3437                 struct bxe_fastpath *fp,
3438                 uint16_t            idx)
3439 {
3440         return 0xaa;
3441 #if 0
3442     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3443     struct eth_tx_start_bd *tx_start_bd;
3444     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3445     uint16_t new_cons;
3446     int nbd;
3447
3448     /* unmap the mbuf from non-paged memory */
3449     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3450
3451     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3452     nbd = le16_to_cpu(tx_start_bd->nbd) - 1;
3453     // this #if 0 was already here in fbsd
3454 #if 0
3455     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3456         bxe_panic(sc, ("BAD nbd!\n"));
3457     }
3458 #endif
3459
3460     new_cons = (tx_buf->first_bd + nbd);
3461     // this #if 0 was already here in fbsd
3462 #if 0
3463     struct eth_tx_bd *tx_data_bd;
3464
3465     /*
3466      * The following code doesn't do anything but is left here
3467      * for clarity on what the new value of new_cons skipped.
3468      */
3469
3470     /* get the next bd */
3471     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3472
3473     /* skip the parse bd */
3474     --nbd;
3475     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3476
3477     /* skip the TSO split header bd since they have no mapping */
3478     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3479         --nbd;
3480         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3481     }
3482
3483     /* now free frags */
3484     while (nbd > 0) {
3485         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3486         if (--nbd) {
3487             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3488         }
3489     }
3490 #endif
3491
3492     /* free the mbuf */
3493     if (tx_buf->m != NULL) {
3494         m_freem(tx_buf->m);
3495         fp->eth_q_stats.mbuf_alloc_tx--;
3496     } else {
3497         fp->eth_q_stats.tx_chain_lost_mbuf++;
3498     }
3499
3500     tx_buf->m = NULL;
3501     tx_buf->first_bd = 0;
3502
3503     return (new_cons);
3504 #endif
3505 }
3506
3507 /* transmit timeout watchdog */
3508 static int
3509 bxe_watchdog(struct bxe_adapter    *sc,
3510              struct bxe_fastpath *fp)
3511 {
3512     BXE_FP_TX_LOCK(fp);
3513
3514     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3515         BXE_FP_TX_UNLOCK(fp);
3516         return (0);
3517     }
3518
3519     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3520
3521     BXE_FP_TX_UNLOCK(fp);
3522
3523     atomic_set(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3524     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3525     return (-1);
3526 }
3527
3528 /* processes transmit completions */
3529 static uint8_t
3530 bxe_txeof(struct bxe_adapter    *sc,
3531           struct bxe_fastpath *fp)
3532 {
3533         return 0xaa;
3534 #if 0
3535     if_t ifp = sc->ifp;
3536     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3537     uint16_t tx_bd_avail;
3538
3539     BXE_FP_TX_LOCK_ASSERT(fp);
3540
3541     bd_cons = fp->tx_bd_cons;
3542     hw_cons = le16_to_cpu(*fp->tx_cons_sb);
3543   &n