BXE: slightly better memory management
[akaros.git] / kern / drivers / net / bxe / bxe.c
1 /*-
2  * Copyright (c) 2007-2014 QLogic Corporation. All rights reserved.
3  *
4  * Redistribution and use in source and binary forms, with or without
5  * modification, are permitted provided that the following conditions
6  * are met:
7  *
8  * 1. Redistributions of source code must retain the above copyright
9  *    notice, this list of conditions and the following disclaimer.
10  * 2. Redistributions in binary form must reproduce the above copyright
11  *    notice, this list of conditions and the following disclaimer in the
12  *    documentation and/or other materials provided with the distribution.
13  *
14  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS IS'
15  * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
16  * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
17  * ARE DISCLAIMED.  IN NO EVENT SHALL THE COPYRIGHT OWNER OR CONTRIBUTORS
18  * BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR
19  * CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF
20  * SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS
21  * INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN
22  * CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
23  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF
24  * THE POSSIBILITY OF SUCH DAMAGE.
25  */
26
27 //__FBSDID("$FreeBSD: head/sys/dev/bxe/bxe.c 275358 2014-12-01 11:45:24Z hselasky $");
28
29 #define BXE_DRIVER_VERSION "1.78.78"
30
31 #include "bxe.h"
32 #include "ecore_sp.h"
33 #include "ecore_init.h"
34 #include "ecore_init_ops.h"
35
36 #include "57710_int_offsets.h"
37 #include "57711_int_offsets.h"
38 #include "57712_int_offsets.h"
39
40 /*
41  * CTLTYPE_U64 and sysctl_handle_64 were added in r217616. Define these
42  * explicitly here for older kernels that don't include this changeset.
43  */
44 #ifndef CTLTYPE_U64
45 #define CTLTYPE_U64      CTLTYPE_QUAD
46 #define sysctl_handle_64 sysctl_handle_quad
47 #endif
48
49 /*
50  * CSUM_TCP_IPV6 and CSUM_UDP_IPV6 were added in r236170. Define these
51  * here as zero(0) for older kernels that don't include this changeset
52  * thereby masking the functionality.
53  */
54 #ifndef CSUM_TCP_IPV6
55 #define CSUM_TCP_IPV6 0
56 #define CSUM_UDP_IPV6 0
57 #endif
58
59 #define BXE_DEF_SB_ATT_IDX 0x0001
60 #define BXE_DEF_SB_IDX     0x0002
61
62 /*
63  * FLR Support - bxe_pf_flr_clnup() is called during nic_load in the per
64  * function HW initialization.
65  */
66 #define FLR_WAIT_USEC     10000 /* 10 msecs */
67 #define FLR_WAIT_INTERVAL 50    /* usecs */
68 #define FLR_POLL_CNT      (FLR_WAIT_USEC / FLR_WAIT_INTERVAL) /* 200 */
69
70 struct pbf_pN_buf_regs {
71     int pN;
72     uint32_t init_crd;
73     uint32_t crd;
74     uint32_t crd_freed;
75 };
76
77 struct pbf_pN_cmd_regs {
78     int pN;
79     uint32_t lines_occup;
80     uint32_t lines_freed;
81 };
82
83 /*
84  * PCI Device ID Table used by bxe_probe().
85  */
86 #define BXE_DEVDESC_MAX 64
87 static struct bxe_device_type bxe_devs[] = {
88     {
89         BRCM_VENDORID,
90         CHIP_NUM_57710,
91         PCI_ANY_ID, PCI_ANY_ID,
92         "QLogic NetXtreme II BCM57710 10GbE"
93     },
94     {
95         BRCM_VENDORID,
96         CHIP_NUM_57711,
97         PCI_ANY_ID, PCI_ANY_ID,
98         "QLogic NetXtreme II BCM57711 10GbE"
99     },
100     {
101         BRCM_VENDORID,
102         CHIP_NUM_57711E,
103         PCI_ANY_ID, PCI_ANY_ID,
104         "QLogic NetXtreme II BCM57711E 10GbE"
105     },
106     {
107         BRCM_VENDORID,
108         CHIP_NUM_57712,
109         PCI_ANY_ID, PCI_ANY_ID,
110         "QLogic NetXtreme II BCM57712 10GbE"
111     },
112     {
113         BRCM_VENDORID,
114         CHIP_NUM_57712_MF,
115         PCI_ANY_ID, PCI_ANY_ID,
116         "QLogic NetXtreme II BCM57712 MF 10GbE"
117     },
118 #if 0
119     {
120         BRCM_VENDORID,
121         CHIP_NUM_57712_VF,
122         PCI_ANY_ID, PCI_ANY_ID,
123         "QLogic NetXtreme II BCM57712 VF 10GbE"
124     },
125 #endif
126     {
127         BRCM_VENDORID,
128         CHIP_NUM_57800,
129         PCI_ANY_ID, PCI_ANY_ID,
130         "QLogic NetXtreme II BCM57800 10GbE"
131     },
132     {
133         BRCM_VENDORID,
134         CHIP_NUM_57800_MF,
135         PCI_ANY_ID, PCI_ANY_ID,
136         "QLogic NetXtreme II BCM57800 MF 10GbE"
137     },
138 #if 0
139     {
140         BRCM_VENDORID,
141         CHIP_NUM_57800_VF,
142         PCI_ANY_ID, PCI_ANY_ID,
143         "QLogic NetXtreme II BCM57800 VF 10GbE"
144     },
145 #endif
146     {
147         BRCM_VENDORID,
148         CHIP_NUM_57810,
149         PCI_ANY_ID, PCI_ANY_ID,
150         "QLogic NetXtreme II BCM57810 10GbE"
151     },
152     {
153         BRCM_VENDORID,
154         CHIP_NUM_57810_MF,
155         PCI_ANY_ID, PCI_ANY_ID,
156         "QLogic NetXtreme II BCM57810 MF 10GbE"
157     },
158 #if 0
159     {
160         BRCM_VENDORID,
161         CHIP_NUM_57810_VF,
162         PCI_ANY_ID, PCI_ANY_ID,
163         "QLogic NetXtreme II BCM57810 VF 10GbE"
164     },
165 #endif
166     {
167         BRCM_VENDORID,
168         CHIP_NUM_57811,
169         PCI_ANY_ID, PCI_ANY_ID,
170         "QLogic NetXtreme II BCM57811 10GbE"
171     },
172     {
173         BRCM_VENDORID,
174         CHIP_NUM_57811_MF,
175         PCI_ANY_ID, PCI_ANY_ID,
176         "QLogic NetXtreme II BCM57811 MF 10GbE"
177     },
178 #if 0
179     {
180         BRCM_VENDORID,
181         CHIP_NUM_57811_VF,
182         PCI_ANY_ID, PCI_ANY_ID,
183         "QLogic NetXtreme II BCM57811 VF 10GbE"
184     },
185 #endif
186     {
187         BRCM_VENDORID,
188         CHIP_NUM_57840_4_10,
189         PCI_ANY_ID, PCI_ANY_ID,
190         "QLogic NetXtreme II BCM57840 4x10GbE"
191     },
192 #if 0
193     {
194         BRCM_VENDORID,
195         CHIP_NUM_57840_2_20,
196         PCI_ANY_ID, PCI_ANY_ID,
197         "QLogic NetXtreme II BCM57840 2x20GbE"
198     },
199 #endif
200     {
201         BRCM_VENDORID,
202         CHIP_NUM_57840_MF,
203         PCI_ANY_ID, PCI_ANY_ID,
204         "QLogic NetXtreme II BCM57840 MF 10GbE"
205     },
206 #if 0
207     {
208         BRCM_VENDORID,
209         CHIP_NUM_57840_VF,
210         PCI_ANY_ID, PCI_ANY_ID,
211         "QLogic NetXtreme II BCM57840 VF 10GbE"
212     },
213 #endif
214     {
215         0, 0, 0, 0, NULL
216     }
217 };
218
219 /* This is some sort of malloc zone for BSD.  The flag is passed later to
220  * various malloc invocations. */
221 //MALLOC_DECLARE(M_BXE_ILT);
222 //MALLOC_DEFINE(M_BXE_ILT, "bxe_ilt", "bxe ILT pointer");
223
224 #if 0
225 /*
226  * FreeBSD device entry points.
227  */
228 static int bxe_probe(struct pci_device *);
229 static int bxe_attach(struct pci_device *);
230 static int bxe_detach(struct pci_device *);
231 static int bxe_shutdown(struct pci_device *);
232
233 /*
234  * FreeBSD KLD module/device interface event handler method.
235  */
236 static device_method_t bxe_methods[] = {
237     /* Device interface (device_if.h) */
238     DEVMETHOD(device_probe,     bxe_probe),
239     DEVMETHOD(device_attach,    bxe_attach),
240     DEVMETHOD(device_detach,    bxe_detach),
241     DEVMETHOD(device_shutdown,  bxe_shutdown),
242 #if 0
243     DEVMETHOD(device_suspend,   bxe_suspend),
244     DEVMETHOD(device_resume,    bxe_resume),
245 #endif
246     /* Bus interface (bus_if.h) */
247     DEVMETHOD(bus_print_child,  bus_generic_print_child),
248     DEVMETHOD(bus_driver_added, bus_generic_driver_added),
249     KOBJMETHOD_END
250 };
251
252 #endif
253 qlock_t bxe_prev_mtx;
254 struct bxe_prev_list bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
255
256 struct bxe_prev_list_node {
257     LIST_ENTRY(bxe_prev_list_node) node;
258     uint8_t bus;
259     uint8_t slot;
260     uint8_t path;
261     uint8_t aer; /* XXX automatic error recovery */
262     uint8_t undi;
263 };
264 //static LIST_HEAD(, bxe_prev_list_node) bxe_prev_list = LIST_HEAD_INITIALIZER(bxe_prev_list);
265
266 /* Tunable device values... */
267
268 //SYSCTL_NODE(_hw, OID_AUTO, bxe, CTLFLAG_RD, 0, "bxe driver parameters");
269
270 /* Debug */
271 unsigned long bxe_debug = 0;
272 //SYSCTL_ULONG(_hw_bxe, OID_AUTO, debug, CTLFLAG_RDTUN,
273 //             &bxe_debug, 0, "Debug logging mode");
274
275 /* Interrupt Mode: 0 (IRQ), 1 (MSI/IRQ), and 2 (MSI-X/MSI/IRQ) */
276 static int bxe_interrupt_mode = INTR_MODE_MSIX;
277 //SYSCTL_INT(_hw_bxe, OID_AUTO, interrupt_mode, CTLFLAG_RDTUN,
278 //           &bxe_interrupt_mode, 0, "Interrupt (MSI-X/MSI/INTx) mode");
279
280 /* Number of Queues: 0 (Auto) or 1 to 16 (fixed queue number) */
281 static int bxe_queue_count = 4;
282 //SYSCTL_INT(_hw_bxe, OID_AUTO, queue_count, CTLFLAG_RDTUN,
283 //           &bxe_queue_count, 0, "Multi-Queue queue count");
284
285 /* max number of buffers per queue (default RX_BD_USABLE) */
286 static int bxe_max_rx_bufs = 0;
287 //SYSCTL_INT(_hw_bxe, OID_AUTO, max_rx_bufs, CTLFLAG_RDTUN,
288 //           &bxe_max_rx_bufs, 0, "Maximum Number of Rx Buffers Per Queue");
289
290 /* Host interrupt coalescing RX tick timer (usecs) */
291 static int bxe_hc_rx_ticks = 25;
292 //SYSCTL_INT(_hw_bxe, OID_AUTO, hc_rx_ticks, CTLFLAG_RDTUN,
293 //           &bxe_hc_rx_ticks, 0, "Host Coalescing Rx ticks");
294
295 /* Host interrupt coalescing TX tick timer (usecs) */
296 static int bxe_hc_tx_ticks = 50;
297 //SYSCTL_INT(_hw_bxe, OID_AUTO, hc_tx_ticks, CTLFLAG_RDTUN,
298 //           &bxe_hc_tx_ticks, 0, "Host Coalescing Tx ticks");
299
300 /* Maximum number of Rx packets to process at a time */
301 static int bxe_rx_budget = 0xffffffff;
302 //SYSCTL_INT(_hw_bxe, OID_AUTO, rx_budget, CTLFLAG_TUN,
303 //           &bxe_rx_budget, 0, "Rx processing budget");
304
305 /* Maximum LRO aggregation size */
306 static int bxe_max_aggregation_size = 0;
307 //SYSCTL_INT(_hw_bxe, OID_AUTO, max_aggregation_size, CTLFLAG_TUN,
308 //           &bxe_max_aggregation_size, 0, "max aggregation size");
309
310 /* PCI MRRS: -1 (Auto), 0 (128B), 1 (256B), 2 (512B), 3 (1KB) */
311 static int bxe_mrrs = -1;
312 //SYSCTL_INT(_hw_bxe, OID_AUTO, mrrs, CTLFLAG_RDTUN,
313 //           &bxe_mrrs, 0, "PCIe maximum read request size");
314
315 /* AutoGrEEEn: 0 (hardware default), 1 (force on), 2 (force off) */
316 static int bxe_autogreeen = 0;
317 //SYSCTL_INT(_hw_bxe, OID_AUTO, autogreeen, CTLFLAG_RDTUN,
318 //           &bxe_autogreeen, 0, "AutoGrEEEn support");
319
320 /* 4-tuple RSS support for UDP: 0 (disabled), 1 (enabled) */
321 static int bxe_udp_rss = 0;
322 //SYSCTL_INT(_hw_bxe, OID_AUTO, udp_rss, CTLFLAG_RDTUN,
323 //           &bxe_udp_rss, 0, "UDP RSS support");
324
325 static int bxe_periodic_alarm = 60;
326
327 #define STAT_NAME_LEN 32 /* no stat names below can be longer than this */
328
329 #define STATS_OFFSET32(stat_name)                   \
330     (offsetof(struct bxe_eth_stats, stat_name) / 4)
331
332 #define Q_STATS_OFFSET32(stat_name)                   \
333     (offsetof(struct bxe_eth_q_stats, stat_name) / 4)
334
335 static const struct {
336     uint32_t offset;
337     uint32_t size;
338     uint32_t flags;
339 #define STATS_FLAGS_PORT  1
340 #define STATS_FLAGS_FUNC  2 /* MF only cares about function stats */
341 #define STATS_FLAGS_BOTH  (STATS_FLAGS_FUNC | STATS_FLAGS_PORT)
342     char string[STAT_NAME_LEN];
343 } bxe_eth_stats_arr[] = {
344     { STATS_OFFSET32(total_bytes_received_hi),
345                 8, STATS_FLAGS_BOTH, "rx_bytes" },
346     { STATS_OFFSET32(error_bytes_received_hi),
347                 8, STATS_FLAGS_BOTH, "rx_error_bytes" },
348     { STATS_OFFSET32(total_unicast_packets_received_hi),
349                 8, STATS_FLAGS_BOTH, "rx_ucast_packets" },
350     { STATS_OFFSET32(total_multicast_packets_received_hi),
351                 8, STATS_FLAGS_BOTH, "rx_mcast_packets" },
352     { STATS_OFFSET32(total_broadcast_packets_received_hi),
353                 8, STATS_FLAGS_BOTH, "rx_bcast_packets" },
354     { STATS_OFFSET32(rx_stat_dot3statsfcserrors_hi),
355                 8, STATS_FLAGS_PORT, "rx_crc_errors" },
356     { STATS_OFFSET32(rx_stat_dot3statsalignmenterrors_hi),
357                 8, STATS_FLAGS_PORT, "rx_align_errors" },
358     { STATS_OFFSET32(rx_stat_etherstatsundersizepkts_hi),
359                 8, STATS_FLAGS_PORT, "rx_undersize_packets" },
360     { STATS_OFFSET32(etherstatsoverrsizepkts_hi),
361                 8, STATS_FLAGS_PORT, "rx_oversize_packets" },
362     { STATS_OFFSET32(rx_stat_etherstatsfragments_hi),
363                 8, STATS_FLAGS_PORT, "rx_fragments" },
364     { STATS_OFFSET32(rx_stat_etherstatsjabbers_hi),
365                 8, STATS_FLAGS_PORT, "rx_jabbers" },
366     { STATS_OFFSET32(no_buff_discard_hi),
367                 8, STATS_FLAGS_BOTH, "rx_discards" },
368     { STATS_OFFSET32(mac_filter_discard),
369                 4, STATS_FLAGS_PORT, "rx_filtered_packets" },
370     { STATS_OFFSET32(mf_tag_discard),
371                 4, STATS_FLAGS_PORT, "rx_mf_tag_discard" },
372     { STATS_OFFSET32(pfc_frames_received_hi),
373                 8, STATS_FLAGS_PORT, "pfc_frames_received" },
374     { STATS_OFFSET32(pfc_frames_sent_hi),
375                 8, STATS_FLAGS_PORT, "pfc_frames_sent" },
376     { STATS_OFFSET32(brb_drop_hi),
377                 8, STATS_FLAGS_PORT, "rx_brb_discard" },
378     { STATS_OFFSET32(brb_truncate_hi),
379                 8, STATS_FLAGS_PORT, "rx_brb_truncate" },
380     { STATS_OFFSET32(pause_frames_received_hi),
381                 8, STATS_FLAGS_PORT, "rx_pause_frames" },
382     { STATS_OFFSET32(rx_stat_maccontrolframesreceived_hi),
383                 8, STATS_FLAGS_PORT, "rx_mac_ctrl_frames" },
384     { STATS_OFFSET32(nig_timer_max),
385                 4, STATS_FLAGS_PORT, "rx_constant_pause_events" },
386     { STATS_OFFSET32(total_bytes_transmitted_hi),
387                 8, STATS_FLAGS_BOTH, "tx_bytes" },
388     { STATS_OFFSET32(tx_stat_ifhcoutbadoctets_hi),
389                 8, STATS_FLAGS_PORT, "tx_error_bytes" },
390     { STATS_OFFSET32(total_unicast_packets_transmitted_hi),
391                 8, STATS_FLAGS_BOTH, "tx_ucast_packets" },
392     { STATS_OFFSET32(total_multicast_packets_transmitted_hi),
393                 8, STATS_FLAGS_BOTH, "tx_mcast_packets" },
394     { STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
395                 8, STATS_FLAGS_BOTH, "tx_bcast_packets" },
396     { STATS_OFFSET32(tx_stat_dot3statsinternalmactransmiterrors_hi),
397                 8, STATS_FLAGS_PORT, "tx_mac_errors" },
398     { STATS_OFFSET32(rx_stat_dot3statscarriersenseerrors_hi),
399                 8, STATS_FLAGS_PORT, "tx_carrier_errors" },
400     { STATS_OFFSET32(tx_stat_dot3statssinglecollisionframes_hi),
401                 8, STATS_FLAGS_PORT, "tx_single_collisions" },
402     { STATS_OFFSET32(tx_stat_dot3statsmultiplecollisionframes_hi),
403                 8, STATS_FLAGS_PORT, "tx_multi_collisions" },
404     { STATS_OFFSET32(tx_stat_dot3statsdeferredtransmissions_hi),
405                 8, STATS_FLAGS_PORT, "tx_deferred" },
406     { STATS_OFFSET32(tx_stat_dot3statsexcessivecollisions_hi),
407                 8, STATS_FLAGS_PORT, "tx_excess_collisions" },
408     { STATS_OFFSET32(tx_stat_dot3statslatecollisions_hi),
409                 8, STATS_FLAGS_PORT, "tx_late_collisions" },
410     { STATS_OFFSET32(tx_stat_etherstatscollisions_hi),
411                 8, STATS_FLAGS_PORT, "tx_total_collisions" },
412     { STATS_OFFSET32(tx_stat_etherstatspkts64octets_hi),
413                 8, STATS_FLAGS_PORT, "tx_64_byte_packets" },
414     { STATS_OFFSET32(tx_stat_etherstatspkts65octetsto127octets_hi),
415                 8, STATS_FLAGS_PORT, "tx_65_to_127_byte_packets" },
416     { STATS_OFFSET32(tx_stat_etherstatspkts128octetsto255octets_hi),
417                 8, STATS_FLAGS_PORT, "tx_128_to_255_byte_packets" },
418     { STATS_OFFSET32(tx_stat_etherstatspkts256octetsto511octets_hi),
419                 8, STATS_FLAGS_PORT, "tx_256_to_511_byte_packets" },
420     { STATS_OFFSET32(tx_stat_etherstatspkts512octetsto1023octets_hi),
421                 8, STATS_FLAGS_PORT, "tx_512_to_1023_byte_packets" },
422     { STATS_OFFSET32(etherstatspkts1024octetsto1522octets_hi),
423                 8, STATS_FLAGS_PORT, "tx_1024_to_1522_byte_packets" },
424     { STATS_OFFSET32(etherstatspktsover1522octets_hi),
425                 8, STATS_FLAGS_PORT, "tx_1523_to_9022_byte_packets" },
426     { STATS_OFFSET32(pause_frames_sent_hi),
427                 8, STATS_FLAGS_PORT, "tx_pause_frames" },
428     { STATS_OFFSET32(total_tpa_aggregations_hi),
429                 8, STATS_FLAGS_FUNC, "tpa_aggregations" },
430     { STATS_OFFSET32(total_tpa_aggregated_frames_hi),
431                 8, STATS_FLAGS_FUNC, "tpa_aggregated_frames"},
432     { STATS_OFFSET32(total_tpa_bytes_hi),
433                 8, STATS_FLAGS_FUNC, "tpa_bytes"},
434 #if 0
435     { STATS_OFFSET32(recoverable_error),
436                 4, STATS_FLAGS_FUNC, "recoverable_errors" },
437     { STATS_OFFSET32(unrecoverable_error),
438                 4, STATS_FLAGS_FUNC, "unrecoverable_errors" },
439 #endif
440     { STATS_OFFSET32(eee_tx_lpi),
441                 4, STATS_FLAGS_PORT, "eee_tx_lpi"},
442     { STATS_OFFSET32(rx_calls),
443                 4, STATS_FLAGS_FUNC, "rx_calls"},
444     { STATS_OFFSET32(rx_pkts),
445                 4, STATS_FLAGS_FUNC, "rx_pkts"},
446     { STATS_OFFSET32(rx_tpa_pkts),
447                 4, STATS_FLAGS_FUNC, "rx_tpa_pkts"},
448     { STATS_OFFSET32(rx_soft_errors),
449                 4, STATS_FLAGS_FUNC, "rx_soft_errors"},
450     { STATS_OFFSET32(rx_hw_csum_errors),
451                 4, STATS_FLAGS_FUNC, "rx_hw_csum_errors"},
452     { STATS_OFFSET32(rx_ofld_frames_csum_ip),
453                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_ip"},
454     { STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
455                 4, STATS_FLAGS_FUNC, "rx_ofld_frames_csum_tcp_udp"},
456     { STATS_OFFSET32(rx_budget_reached),
457                 4, STATS_FLAGS_FUNC, "rx_budget_reached"},
458     { STATS_OFFSET32(tx_pkts),
459                 4, STATS_FLAGS_FUNC, "tx_pkts"},
460     { STATS_OFFSET32(tx_soft_errors),
461                 4, STATS_FLAGS_FUNC, "tx_soft_errors"},
462     { STATS_OFFSET32(tx_ofld_frames_csum_ip),
463                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_ip"},
464     { STATS_OFFSET32(tx_ofld_frames_csum_tcp),
465                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_tcp"},
466     { STATS_OFFSET32(tx_ofld_frames_csum_udp),
467                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_csum_udp"},
468     { STATS_OFFSET32(tx_ofld_frames_lso),
469                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso"},
470     { STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
471                 4, STATS_FLAGS_FUNC, "tx_ofld_frames_lso_hdr_splits"},
472     { STATS_OFFSET32(tx_encap_failures),
473                 4, STATS_FLAGS_FUNC, "tx_encap_failures"},
474     { STATS_OFFSET32(tx_hw_queue_full),
475                 4, STATS_FLAGS_FUNC, "tx_hw_queue_full"},
476     { STATS_OFFSET32(tx_hw_max_queue_depth),
477                 4, STATS_FLAGS_FUNC, "tx_hw_max_queue_depth"},
478     { STATS_OFFSET32(tx_dma_mapping_failure),
479                 4, STATS_FLAGS_FUNC, "tx_dma_mapping_failure"},
480     { STATS_OFFSET32(tx_max_drbr_queue_depth),
481                 4, STATS_FLAGS_FUNC, "tx_max_drbr_queue_depth"},
482     { STATS_OFFSET32(tx_window_violation_std),
483                 4, STATS_FLAGS_FUNC, "tx_window_violation_std"},
484     { STATS_OFFSET32(tx_window_violation_tso),
485                 4, STATS_FLAGS_FUNC, "tx_window_violation_tso"},
486 #if 0
487     { STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
488                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_ipv6"},
489     { STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
490                 4, STATS_FLAGS_FUNC, "tx_unsupported_tso_request_not_tcp"},
491 #endif
492     { STATS_OFFSET32(tx_chain_lost_mbuf),
493                 4, STATS_FLAGS_FUNC, "tx_chain_lost_mbuf"},
494     { STATS_OFFSET32(tx_frames_deferred),
495                 4, STATS_FLAGS_FUNC, "tx_frames_deferred"},
496     { STATS_OFFSET32(tx_queue_xoff),
497                 4, STATS_FLAGS_FUNC, "tx_queue_xoff"},
498     { STATS_OFFSET32(mbuf_defrag_attempts),
499                 4, STATS_FLAGS_FUNC, "mbuf_defrag_attempts"},
500     { STATS_OFFSET32(mbuf_defrag_failures),
501                 4, STATS_FLAGS_FUNC, "mbuf_defrag_failures"},
502     { STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
503                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_alloc_failed"},
504     { STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
505                 4, STATS_FLAGS_FUNC, "mbuf_rx_bd_mapping_failed"},
506     { STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
507                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_alloc_failed"},
508     { STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
509                 4, STATS_FLAGS_FUNC, "mbuf_rx_tpa_mapping_failed"},
510     { STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
511                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_alloc_failed"},
512     { STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
513                 4, STATS_FLAGS_FUNC, "mbuf_rx_sge_mapping_failed"},
514     { STATS_OFFSET32(mbuf_alloc_tx),
515                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tx"},
516     { STATS_OFFSET32(mbuf_alloc_rx),
517                 4, STATS_FLAGS_FUNC, "mbuf_alloc_rx"},
518     { STATS_OFFSET32(mbuf_alloc_sge),
519                 4, STATS_FLAGS_FUNC, "mbuf_alloc_sge"},
520     { STATS_OFFSET32(mbuf_alloc_tpa),
521                 4, STATS_FLAGS_FUNC, "mbuf_alloc_tpa"}
522 };
523
524 static const struct {
525     uint32_t offset;
526     uint32_t size;
527     char string[STAT_NAME_LEN];
528 } bxe_eth_q_stats_arr[] = {
529     { Q_STATS_OFFSET32(total_bytes_received_hi),
530                 8, "rx_bytes" },
531     { Q_STATS_OFFSET32(total_unicast_packets_received_hi),
532                 8, "rx_ucast_packets" },
533     { Q_STATS_OFFSET32(total_multicast_packets_received_hi),
534                 8, "rx_mcast_packets" },
535     { Q_STATS_OFFSET32(total_broadcast_packets_received_hi),
536                 8, "rx_bcast_packets" },
537     { Q_STATS_OFFSET32(no_buff_discard_hi),
538                 8, "rx_discards" },
539     { Q_STATS_OFFSET32(total_bytes_transmitted_hi),
540                 8, "tx_bytes" },
541     { Q_STATS_OFFSET32(total_unicast_packets_transmitted_hi),
542                 8, "tx_ucast_packets" },
543     { Q_STATS_OFFSET32(total_multicast_packets_transmitted_hi),
544                 8, "tx_mcast_packets" },
545     { Q_STATS_OFFSET32(total_broadcast_packets_transmitted_hi),
546                 8, "tx_bcast_packets" },
547     { Q_STATS_OFFSET32(total_tpa_aggregations_hi),
548                 8, "tpa_aggregations" },
549     { Q_STATS_OFFSET32(total_tpa_aggregated_frames_hi),
550                 8, "tpa_aggregated_frames"},
551     { Q_STATS_OFFSET32(total_tpa_bytes_hi),
552                 8, "tpa_bytes"},
553     { Q_STATS_OFFSET32(rx_calls),
554                 4, "rx_calls"},
555     { Q_STATS_OFFSET32(rx_pkts),
556                 4, "rx_pkts"},
557     { Q_STATS_OFFSET32(rx_tpa_pkts),
558                 4, "rx_tpa_pkts"},
559     { Q_STATS_OFFSET32(rx_soft_errors),
560                 4, "rx_soft_errors"},
561     { Q_STATS_OFFSET32(rx_hw_csum_errors),
562                 4, "rx_hw_csum_errors"},
563     { Q_STATS_OFFSET32(rx_ofld_frames_csum_ip),
564                 4, "rx_ofld_frames_csum_ip"},
565     { Q_STATS_OFFSET32(rx_ofld_frames_csum_tcp_udp),
566                 4, "rx_ofld_frames_csum_tcp_udp"},
567     { Q_STATS_OFFSET32(rx_budget_reached),
568                 4, "rx_budget_reached"},
569     { Q_STATS_OFFSET32(tx_pkts),
570                 4, "tx_pkts"},
571     { Q_STATS_OFFSET32(tx_soft_errors),
572                 4, "tx_soft_errors"},
573     { Q_STATS_OFFSET32(tx_ofld_frames_csum_ip),
574                 4, "tx_ofld_frames_csum_ip"},
575     { Q_STATS_OFFSET32(tx_ofld_frames_csum_tcp),
576                 4, "tx_ofld_frames_csum_tcp"},
577     { Q_STATS_OFFSET32(tx_ofld_frames_csum_udp),
578                 4, "tx_ofld_frames_csum_udp"},
579     { Q_STATS_OFFSET32(tx_ofld_frames_lso),
580                 4, "tx_ofld_frames_lso"},
581     { Q_STATS_OFFSET32(tx_ofld_frames_lso_hdr_splits),
582                 4, "tx_ofld_frames_lso_hdr_splits"},
583     { Q_STATS_OFFSET32(tx_encap_failures),
584                 4, "tx_encap_failures"},
585     { Q_STATS_OFFSET32(tx_hw_queue_full),
586                 4, "tx_hw_queue_full"},
587     { Q_STATS_OFFSET32(tx_hw_max_queue_depth),
588                 4, "tx_hw_max_queue_depth"},
589     { Q_STATS_OFFSET32(tx_dma_mapping_failure),
590                 4, "tx_dma_mapping_failure"},
591     { Q_STATS_OFFSET32(tx_max_drbr_queue_depth),
592                 4, "tx_max_drbr_queue_depth"},
593     { Q_STATS_OFFSET32(tx_window_violation_std),
594                 4, "tx_window_violation_std"},
595     { Q_STATS_OFFSET32(tx_window_violation_tso),
596                 4, "tx_window_violation_tso"},
597 #if 0
598     { Q_STATS_OFFSET32(tx_unsupported_tso_request_ipv6),
599                 4, "tx_unsupported_tso_request_ipv6"},
600     { Q_STATS_OFFSET32(tx_unsupported_tso_request_not_tcp),
601                 4, "tx_unsupported_tso_request_not_tcp"},
602 #endif
603     { Q_STATS_OFFSET32(tx_chain_lost_mbuf),
604                 4, "tx_chain_lost_mbuf"},
605     { Q_STATS_OFFSET32(tx_frames_deferred),
606                 4, "tx_frames_deferred"},
607     { Q_STATS_OFFSET32(tx_queue_xoff),
608                 4, "tx_queue_xoff"},
609     { Q_STATS_OFFSET32(mbuf_defrag_attempts),
610                 4, "mbuf_defrag_attempts"},
611     { Q_STATS_OFFSET32(mbuf_defrag_failures),
612                 4, "mbuf_defrag_failures"},
613     { Q_STATS_OFFSET32(mbuf_rx_bd_alloc_failed),
614                 4, "mbuf_rx_bd_alloc_failed"},
615     { Q_STATS_OFFSET32(mbuf_rx_bd_mapping_failed),
616                 4, "mbuf_rx_bd_mapping_failed"},
617     { Q_STATS_OFFSET32(mbuf_rx_tpa_alloc_failed),
618                 4, "mbuf_rx_tpa_alloc_failed"},
619     { Q_STATS_OFFSET32(mbuf_rx_tpa_mapping_failed),
620                 4, "mbuf_rx_tpa_mapping_failed"},
621     { Q_STATS_OFFSET32(mbuf_rx_sge_alloc_failed),
622                 4, "mbuf_rx_sge_alloc_failed"},
623     { Q_STATS_OFFSET32(mbuf_rx_sge_mapping_failed),
624                 4, "mbuf_rx_sge_mapping_failed"},
625     { Q_STATS_OFFSET32(mbuf_alloc_tx),
626                 4, "mbuf_alloc_tx"},
627     { Q_STATS_OFFSET32(mbuf_alloc_rx),
628                 4, "mbuf_alloc_rx"},
629     { Q_STATS_OFFSET32(mbuf_alloc_sge),
630                 4, "mbuf_alloc_sge"},
631     { Q_STATS_OFFSET32(mbuf_alloc_tpa),
632                 4, "mbuf_alloc_tpa"}
633 };
634
635 #define BXE_NUM_ETH_STATS   ARRAY_SIZE(bxe_eth_stats_arr)
636 #define BXE_NUM_ETH_Q_STATS ARRAY_SIZE(bxe_eth_q_stats_arr)
637
638
639 static void    bxe_cmng_fns_init(struct bxe_adapter *sc,
640                                  uint8_t          read_cfg,
641                                  uint8_t          cmng_type);
642 static int     bxe_get_cmng_fns_mode(struct bxe_adapter *sc);
643 static void    storm_memset_cmng(struct bxe_adapter *sc,
644                                  struct cmng_init *cmng,
645                                  uint8_t          port);
646 static void    bxe_set_reset_global(struct bxe_adapter *sc);
647 static void    bxe_set_reset_in_progress(struct bxe_adapter *sc);
648 static uint8_t bxe_reset_is_done(struct bxe_adapter *sc,
649                                  int              engine);
650 static uint8_t bxe_clear_pf_load(struct bxe_adapter *sc);
651 static uint8_t bxe_chk_parity_attn(struct bxe_adapter *sc,
652                                    uint8_t          *global,
653                                    uint8_t          print);
654 static void    bxe_int_disable(struct bxe_adapter *sc);
655 static int     bxe_release_leader_lock(struct bxe_adapter *sc);
656 static void    bxe_pf_disable(struct bxe_adapter *sc);
657 static void    bxe_free_fp_buffers(struct bxe_adapter *sc);
658 static inline void bxe_update_rx_prod(struct bxe_adapter    *sc,
659                                       struct bxe_fastpath *fp,
660                                       uint16_t            rx_bd_prod,
661                                       uint16_t            rx_cq_prod,
662                                       uint16_t            rx_sge_prod);
663 static void    bxe_link_report_locked(struct bxe_adapter *sc);
664 static void    bxe_link_report(struct bxe_adapter *sc);
665 static void    bxe_link_status_update(struct bxe_adapter *sc);
666 static void    bxe__alarm_handler(struct alarm_waiter *waiter,
667                                   struct hw_trapframe *hw_tf);
668
669 static void    bxe_periodic_start(struct bxe_adapter *sc);
670 static void    bxe_periodic_stop(struct bxe_adapter *sc);
671 static int     bxe_alloc_rx_bd_mbuf(struct bxe_fastpath *fp,
672                                     uint16_t prev_index,
673                                     uint16_t index);
674 static int     bxe_alloc_rx_tpa_mbuf(struct bxe_fastpath *fp,
675                                      int                 queue);
676 static int     bxe_alloc_rx_sge_mbuf(struct bxe_fastpath *fp,
677                                      uint16_t            index);
678 static uint8_t bxe_txeof(struct bxe_adapter *sc,
679                          struct bxe_fastpath *fp);
680 static void    bxe_task_fp(struct bxe_fastpath *fp);
681 //static __noinline void bxe_dump_mbuf(struct bxe_adapter *sc,
682 //                                     struct mbuf      *m,
683 //                                     uint8_t          contents);
684 static int     bxe_alloc_mem(struct bxe_adapter *sc);
685 static void    bxe_free_mem(struct bxe_adapter *sc);
686 static int     bxe_alloc_fw_stats_mem(struct bxe_adapter *sc);
687 static void    bxe_free_fw_stats_mem(struct bxe_adapter *sc);
688 static int     bxe_interrupt_attach(struct bxe_adapter *sc);
689 static void    bxe_interrupt_detach(struct bxe_adapter *sc);
690 static void    bxe_set_rx_mode(struct bxe_adapter *sc);
691 static int     bxe_init_locked(struct bxe_adapter *sc);
692 static int     bxe_stop_locked(struct bxe_adapter *sc);
693 static __noinline int bxe_nic_load(struct bxe_adapter *sc,
694                                    int              load_mode);
695 static __noinline int bxe_nic_unload(struct bxe_adapter *sc,
696                                      uint32_t         unload_mode,
697                                      uint8_t          keep_link);
698
699 static void bxe_handle_sp_tq(void *context, int pending);
700 static void bxe_handle_rx_mode_tq(void *context, int pending);
701 static void bxe_handle_fp_tq(void *context, int pending);
702
703
704 /* calculate crc32 on a buffer (NOTE: crc32_length MUST be aligned to 8) */
705 uint32_t
706 calc_crc32(uint8_t  *crc32_packet,
707            uint32_t crc32_length,
708            uint32_t crc32_seed,
709            uint8_t  complement)
710 {
711    uint32_t byte         = 0;
712    uint32_t bit          = 0;
713    uint8_t  msb          = 0;
714    uint32_t temp         = 0;
715    uint32_t shft         = 0;
716    uint8_t  current_byte = 0;
717    uint32_t crc32_result = crc32_seed;
718    const uint32_t CRC32_POLY = 0x1edc6f41;
719
720    if ((crc32_packet == NULL) ||
721        (crc32_length == 0) ||
722        ((crc32_length % 8) != 0))
723     {
724         return (crc32_result);
725     }
726
727     for (byte = 0; byte < crc32_length; byte = byte + 1)
728     {
729         current_byte = crc32_packet[byte];
730         for (bit = 0; bit < 8; bit = bit + 1)
731         {
732             /* msb = crc32_result[31]; */
733             msb = (uint8_t)(crc32_result >> 31);
734
735             crc32_result = crc32_result << 1;
736
737             /* it (msb != current_byte[bit]) */
738             if (msb != (0x1 & (current_byte >> bit)))
739             {
740                 crc32_result = crc32_result ^ CRC32_POLY;
741                 /* crc32_result[0] = 1 */
742                 crc32_result |= 1;
743             }
744         }
745     }
746
747     /* Last step is to:
748      * 1. "mirror" every bit
749      * 2. swap the 4 bytes
750      * 3. complement each bit
751      */
752
753     /* Mirror */
754     temp = crc32_result;
755     shft = sizeof(crc32_result) * 8 - 1;
756
757     for (crc32_result >>= 1; crc32_result; crc32_result >>= 1)
758     {
759         temp <<= 1;
760         temp |= crc32_result & 1;
761         shft-- ;
762     }
763
764     /* temp[31-bit] = crc32_result[bit] */
765     temp <<= shft;
766
767     /* Swap */
768     /* crc32_result = {temp[7:0], temp[15:8], temp[23:16], temp[31:24]} */
769     {
770         uint32_t t0, t1, t2, t3;
771         t0 = (0x000000ff & (temp >> 24));
772         t1 = (0x0000ff00 & (temp >> 8));
773         t2 = (0x00ff0000 & (temp << 8));
774         t3 = (0xff000000 & (temp << 24));
775         crc32_result = t0 | t1 | t2 | t3;
776     }
777
778     /* Complement */
779     if (complement)
780     {
781         crc32_result = ~crc32_result;
782     }
783
784     return (crc32_result);
785 }
786
787 /*
788  * Get DMA memory from the OS.
789  *
790  * Validates that the OS has provided DMA buffers in response to a
791  * bus_dmamap_load call and saves the physical address of those buffers.
792  * When the callback is used the OS will return 0 for the mapping function
793  * (bus_dmamap_load) so we use the value of map_arg->maxsegs to pass any
794  * failures back to the caller.
795  *
796  * Returns:
797  *   Nothing.
798  */
799 static void
800 bxe_dma_map_addr(void *arg, bus_dma_segment_t *segs, int nseg, int error)
801 {
802 #if 0
803     struct bxe_dma *dma = arg;
804
805     if (error) {
806         dma->paddr = 0;
807         dma->nseg  = 0;
808         BLOGE(dma->sc, "Failed DMA alloc '%s' (%d)!\n", dma->msg, error);
809     } else {
810         dma->paddr = segs->ds_addr;
811         dma->nseg  = nseg;
812 #if 0
813         BLOGD(dma->sc, DBG_LOAD,
814               "DMA alloc '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
815               dma->msg, dma->vaddr, (void *)dma->paddr,
816               dma->nseg, dma->size);
817 #endif
818     }
819 #endif
820 }
821
822 /*
823  * Allocate a block of memory and map it for DMA. No partial completions
824  * allowed and release any resources acquired if we can't acquire all
825  * resources.
826  *
827  * Returns:
828  *   0 = Success, !0 = Failure
829  */
830 int
831 bxe_dma_alloc(struct bxe_adapter *sc,
832               bus_size_t       size,
833               struct bxe_dma   *dma,
834               const char       *msg)
835 {
836     if (dma->size > 0) {
837         BLOGE(sc, "dma block '%s' already has size %lu\n", msg,
838               (unsigned long)dma->size);
839         return (1);
840     }
841
842     memset(dma, 0, sizeof(*dma)); /* sanity, except for size. */
843     dma->sc   = sc;
844     dma->size = size;
845     snprintf(dma->msg, sizeof(dma->msg), "%s", msg);
846
847     rc = bus_dma_tag_create(sc->parent_dma_tag, /* parent tag */
848                             BCM_PAGE_SIZE,      /* alignment */
849                             0,                  /* boundary limit */
850                             BUS_SPACE_MAXADDR,  /* restricted low */
851                             BUS_SPACE_MAXADDR,  /* restricted hi */
852                             NULL,               /* addr filter() */
853                             NULL,               /* addr filter() arg */
854                             size,               /* max map size */
855                             1,                  /* num discontinuous */
856                             size,               /* max seg size */
857                             BUS_DMA_ALLOCNOW,   /* flags */
858                             NULL,               /* lock() */
859                             NULL,               /* lock() arg */
860                             &dma->tag);         /* returned dma tag */
861     if (rc != 0) {
862         BLOGE(sc, "Failed to create dma tag for '%s' (%d)\n", msg, rc);
863         memset(dma, 0, sizeof(*dma));
864         return (1);
865     }
866
867     rc = bus_dmamem_alloc(dma->tag,
868                           (void **)&dma->vaddr,
869                           (BUS_DMA_NOWAIT | BUS_DMA_ZERO),
870                           &dma->map);
871     if (rc != 0) {
872         BLOGE(sc, "Failed to alloc dma mem for '%s' (%d)\n", msg, rc);
873         bus_dma_tag_destroy(dma->tag);
874         memset(dma, 0, sizeof(*dma));
875         return (1);
876     }
877
878     rc = bus_dmamap_load(dma->tag,
879                          dma->map,
880                          dma->vaddr,
881                          size,
882                          bxe_dma_map_addr, /* BLOGD in here */
883                          dma,
884                          BUS_DMA_NOWAIT);
885     if (rc != 0) {
886         BLOGE(sc, "Failed to load dma map for '%s' (%d)\n", msg, rc);
887         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
888         bus_dma_tag_destroy(dma->tag);
889         memset(dma, 0, sizeof(*dma));
890         return (1);
891     }
892
893         /* might catch buggy BSD-compat macros */
894         assert(dma->paddr == PADDR(dma->vaddr));
895     return (0);
896 }
897
898 void
899 bxe_dma_free(struct bxe_adapter *sc,
900              struct bxe_dma   *dma)
901 {
902     if (dma->size > 0) {
903         BLOGD(sc, DBG_LOAD,
904               "DMA free '%s': vaddr=%p paddr=%p nseg=%d size=%lu\n",
905               dma->msg, dma->vaddr, (void *)dma->paddr,
906               dma->nseg, dma->size);
907
908         DBASSERT(sc, (dma->tag != NULL), ("dma tag is NULL"));
909
910         bus_dmamap_sync(dma->tag, dma->map,
911                         (BUS_DMASYNC_POSTREAD | BUS_DMASYNC_POSTWRITE));
912         bus_dmamap_unload(dma->tag, dma->map);
913         bus_dmamem_free(dma->tag, dma->vaddr, dma->map);
914         bus_dma_tag_destroy(dma->tag);
915     }
916     memset(dma, 0, sizeof(*dma));
917 }
918
919 /*
920  * These indirect read and write routines are only during init.
921  * The locking is handled by the MCP.
922  */
923
924 void
925 bxe_reg_wr_ind(struct bxe_adapter *sc,
926                uint32_t         addr,
927                uint32_t         val)
928 {
929     pcidev_write32(sc->pcidev, PCICFG_GRC_ADDRESS, addr);
930     pcidev_write32(sc->pcidev, PCICFG_GRC_DATA, val);
931     pcidev_write32(sc->pcidev, PCICFG_GRC_ADDRESS, 0);
932 }
933
934 uint32_t
935 bxe_reg_rd_ind(struct bxe_adapter *sc,
936                uint32_t         addr)
937 {
938     uint32_t val;
939
940     pcidev_write32(sc->pcidev, PCICFG_GRC_ADDRESS, addr);
941     val = pcidev_read32(sc->pcidev, PCICFG_GRC_DATA);
942     pcidev_write32(sc->pcidev, PCICFG_GRC_ADDRESS, 0);
943
944     return (val);
945 }
946
947 #if 0
948 void bxe_dp_dmae(struct bxe_adapter *sc, struct dmae_command *dmae, int msglvl)
949 {
950     uint32_t src_type = dmae->opcode & DMAE_COMMAND_SRC;
951
952     switch (dmae->opcode & DMAE_COMMAND_DST) {
953     case DMAE_CMD_DST_PCI:
954         if (src_type == DMAE_CMD_SRC_PCI)
955             DP(msglvl, "DMAE: opcode 0x%08x\n"
956                "src [%x:%08x], len [%d*4], dst [%x:%08x]\n"
957                "comp_addr [%x:%08x], comp_val 0x%08x\n",
958                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
959                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
960                dmae->comp_addr_hi, dmae->comp_addr_lo,
961                dmae->comp_val);
962         else
963             DP(msglvl, "DMAE: opcode 0x%08x\n"
964                "src [%08x], len [%d*4], dst [%x:%08x]\n"
965                "comp_addr [%x:%08x], comp_val 0x%08x\n",
966                dmae->opcode, dmae->src_addr_lo >> 2,
967                dmae->len, dmae->dst_addr_hi, dmae->dst_addr_lo,
968                dmae->comp_addr_hi, dmae->comp_addr_lo,
969                dmae->comp_val);
970         break;
971     case DMAE_CMD_DST_GRC:
972         if (src_type == DMAE_CMD_SRC_PCI)
973             DP(msglvl, "DMAE: opcode 0x%08x\n"
974                "src [%x:%08x], len [%d*4], dst_addr [%08x]\n"
975                "comp_addr [%x:%08x], comp_val 0x%08x\n",
976                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
977                dmae->len, dmae->dst_addr_lo >> 2,
978                dmae->comp_addr_hi, dmae->comp_addr_lo,
979                dmae->comp_val);
980         else
981             DP(msglvl, "DMAE: opcode 0x%08x\n"
982                "src [%08x], len [%d*4], dst [%08x]\n"
983                "comp_addr [%x:%08x], comp_val 0x%08x\n",
984                dmae->opcode, dmae->src_addr_lo >> 2,
985                dmae->len, dmae->dst_addr_lo >> 2,
986                dmae->comp_addr_hi, dmae->comp_addr_lo,
987                dmae->comp_val);
988         break;
989     default:
990         if (src_type == DMAE_CMD_SRC_PCI)
991             DP(msglvl, "DMAE: opcode 0x%08x\n"
992                "src_addr [%x:%08x]  len [%d * 4]  dst_addr [none]\n"
993                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
994                dmae->opcode, dmae->src_addr_hi, dmae->src_addr_lo,
995                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
996                dmae->comp_val);
997         else
998             DP(msglvl, "DMAE: opcode 0x%08x\n"
999                "src_addr [%08x]  len [%d * 4]  dst_addr [none]\n"
1000                "comp_addr [%x:%08x]  comp_val 0x%08x\n",
1001                dmae->opcode, dmae->src_addr_lo >> 2,
1002                dmae->len, dmae->comp_addr_hi, dmae->comp_addr_lo,
1003                dmae->comp_val);
1004         break;
1005     }
1006
1007 }
1008 #endif
1009
1010 static int
1011 bxe_acquire_hw_lock(struct bxe_adapter *sc,
1012                     uint32_t         resource)
1013 {
1014     uint32_t lock_status;
1015     uint32_t resource_bit = (1 << resource);
1016     int func = SC_FUNC(sc);
1017     uint32_t hw_lock_control_reg;
1018     int cnt;
1019
1020     /* validate the resource is within range */
1021     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1022         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1023         return (-1);
1024     }
1025
1026     if (func <= 5) {
1027         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1028     } else {
1029         hw_lock_control_reg =
1030                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1031     }
1032
1033     /* validate the resource is not already taken */
1034     lock_status = REG_RD(sc, hw_lock_control_reg);
1035     if (lock_status & resource_bit) {
1036         BLOGE(sc, "resource in use (status 0x%x bit 0x%x)\n",
1037               lock_status, resource_bit);
1038         return (-1);
1039     }
1040
1041     /* try every 5ms for 5 seconds */
1042     for (cnt = 0; cnt < 1000; cnt++) {
1043         REG_WR(sc, (hw_lock_control_reg + 4), resource_bit);
1044         lock_status = REG_RD(sc, hw_lock_control_reg);
1045         if (lock_status & resource_bit) {
1046             return (0);
1047         }
1048         udelay(5000);
1049     }
1050
1051     BLOGE(sc, "Resource lock timeout!\n");
1052     return (-1);
1053 }
1054
1055 static int
1056 bxe_release_hw_lock(struct bxe_adapter *sc,
1057                     uint32_t         resource)
1058 {
1059     uint32_t lock_status;
1060     uint32_t resource_bit = (1 << resource);
1061     int func = SC_FUNC(sc);
1062     uint32_t hw_lock_control_reg;
1063
1064     /* validate the resource is within range */
1065     if (resource > HW_LOCK_MAX_RESOURCE_VALUE) {
1066         BLOGE(sc, "resource 0x%x > HW_LOCK_MAX_RESOURCE_VALUE\n", resource);
1067         return (-1);
1068     }
1069
1070     if (func <= 5) {
1071         hw_lock_control_reg = (MISC_REG_DRIVER_CONTROL_1 + (func * 8));
1072     } else {
1073         hw_lock_control_reg =
1074                 (MISC_REG_DRIVER_CONTROL_7 + ((func - 6) * 8));
1075     }
1076
1077     /* validate the resource is currently taken */
1078     lock_status = REG_RD(sc, hw_lock_control_reg);
1079     if (!(lock_status & resource_bit)) {
1080         BLOGE(sc, "resource not in use (status 0x%x bit 0x%x)\n",
1081               lock_status, resource_bit);
1082         return (-1);
1083     }
1084
1085     REG_WR(sc, hw_lock_control_reg, resource_bit);
1086     return (0);
1087 }
1088
1089 /*
1090  * Per pf misc lock must be acquired before the per port mcp lock. Otherwise,
1091  * had we done things the other way around, if two pfs from the same port
1092  * would attempt to access nvram at the same time, we could run into a
1093  * scenario such as:
1094  * pf A takes the port lock.
1095  * pf B succeeds in taking the same lock since they are from the same port.
1096  * pf A takes the per pf misc lock. Performs eeprom access.
1097  * pf A finishes. Unlocks the per pf misc lock.
1098  * Pf B takes the lock and proceeds to perform it's own access.
1099  * pf A unlocks the per port lock, while pf B is still working (!).
1100  * mcp takes the per port lock and corrupts pf B's access (and/or has it's own
1101  * access corrupted by pf B).*
1102  */
1103 static int
1104 bxe_acquire_nvram_lock(struct bxe_adapter *sc)
1105 {
1106     int port = SC_PORT(sc);
1107     int count, i;
1108     uint32_t val = 0;
1109
1110     /* acquire HW lock: protect against other PFs in PF Direct Assignment */
1111     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1112
1113     /* adjust timeout for emulation/FPGA */
1114     count = NVRAM_TIMEOUT_COUNT;
1115     if (CHIP_REV_IS_SLOW(sc)) {
1116         count *= 100;
1117     }
1118
1119     /* request access to nvram interface */
1120     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1121            (MCPR_NVM_SW_ARB_ARB_REQ_SET1 << port));
1122
1123     for (i = 0; i < count*10; i++) {
1124         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1125         if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1126             break;
1127         }
1128
1129         udelay(5);
1130     }
1131
1132     if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1133         BLOGE(sc, "Cannot get access to nvram interface\n");
1134         return (-1);
1135     }
1136
1137     return (0);
1138 }
1139
1140 static int
1141 bxe_release_nvram_lock(struct bxe_adapter *sc)
1142 {
1143     int port = SC_PORT(sc);
1144     int count, i;
1145     uint32_t val = 0;
1146
1147     /* adjust timeout for emulation/FPGA */
1148     count = NVRAM_TIMEOUT_COUNT;
1149     if (CHIP_REV_IS_SLOW(sc)) {
1150         count *= 100;
1151     }
1152
1153     /* relinquish nvram interface */
1154     REG_WR(sc, MCP_REG_MCPR_NVM_SW_ARB,
1155            (MCPR_NVM_SW_ARB_ARB_REQ_CLR1 << port));
1156
1157     for (i = 0; i < count*10; i++) {
1158         val = REG_RD(sc, MCP_REG_MCPR_NVM_SW_ARB);
1159         if (!(val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port))) {
1160             break;
1161         }
1162
1163         udelay(5);
1164     }
1165
1166     if (val & (MCPR_NVM_SW_ARB_ARB_ARB1 << port)) {
1167         BLOGE(sc, "Cannot free access to nvram interface\n");
1168         return (-1);
1169     }
1170
1171     /* release HW lock: protect against other PFs in PF Direct Assignment */
1172     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_NVRAM);
1173
1174     return (0);
1175 }
1176
1177 static void
1178 bxe_enable_nvram_access(struct bxe_adapter *sc)
1179 {
1180     uint32_t val;
1181
1182     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1183
1184     /* enable both bits, even on read */
1185     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1186            (val | MCPR_NVM_ACCESS_ENABLE_EN | MCPR_NVM_ACCESS_ENABLE_WR_EN));
1187 }
1188
1189 static void
1190 bxe_disable_nvram_access(struct bxe_adapter *sc)
1191 {
1192     uint32_t val;
1193
1194     val = REG_RD(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE);
1195
1196     /* disable both bits, even after read */
1197     REG_WR(sc, MCP_REG_MCPR_NVM_ACCESS_ENABLE,
1198            (val & ~(MCPR_NVM_ACCESS_ENABLE_EN |
1199                     MCPR_NVM_ACCESS_ENABLE_WR_EN)));
1200 }
1201
1202 static int
1203 bxe_nvram_read_dword(struct bxe_adapter *sc,
1204                      uint32_t         offset,
1205                      uint32_t         *ret_val,
1206                      uint32_t         cmd_flags)
1207 {
1208     int count, i, rc;
1209     uint32_t val;
1210
1211     /* build the command word */
1212     cmd_flags |= MCPR_NVM_COMMAND_DOIT;
1213
1214     /* need to clear DONE bit separately */
1215     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1216
1217     /* address of the NVRAM to read from */
1218     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1219            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1220
1221     /* issue a read command */
1222     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1223
1224     /* adjust timeout for emulation/FPGA */
1225     count = NVRAM_TIMEOUT_COUNT;
1226     if (CHIP_REV_IS_SLOW(sc)) {
1227         count *= 100;
1228     }
1229
1230     /* wait for completion */
1231     *ret_val = 0;
1232     rc = -1;
1233     for (i = 0; i < count; i++) {
1234         udelay(5);
1235         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1236
1237         if (val & MCPR_NVM_COMMAND_DONE) {
1238             val = REG_RD(sc, MCP_REG_MCPR_NVM_READ);
1239             /* we read nvram data in cpu order
1240              * but ethtool sees it as an array of bytes
1241              * converting to big-endian will do the work
1242              */
1243             *ret_val = cpu_to_be32(val);
1244             rc = 0;
1245             break;
1246         }
1247     }
1248
1249     if (rc == -1) {
1250         BLOGE(sc, "nvram read timeout expired\n");
1251     }
1252
1253     return (rc);
1254 }
1255
1256 static int
1257 bxe_nvram_read(struct bxe_adapter *sc,
1258                uint32_t         offset,
1259                uint8_t          *ret_buf,
1260                int              buf_size)
1261 {
1262     uint32_t cmd_flags;
1263     uint32_t val;
1264     int rc;
1265
1266     if ((offset & 0x03) || (buf_size & 0x03) || (buf_size == 0)) {
1267         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1268               offset, buf_size);
1269         return (-1);
1270     }
1271
1272     if ((offset + buf_size) > sc->devinfo.flash_size) {
1273         BLOGE(sc, "Invalid parameter, "
1274                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1275               offset, buf_size, sc->devinfo.flash_size);
1276         return (-1);
1277     }
1278
1279     /* request access to nvram interface */
1280     rc = bxe_acquire_nvram_lock(sc);
1281     if (rc) {
1282         return (rc);
1283     }
1284
1285     /* enable access to nvram interface */
1286     bxe_enable_nvram_access(sc);
1287
1288     /* read the first word(s) */
1289     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1290     while ((buf_size > sizeof(uint32_t)) && (rc == 0)) {
1291         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1292         memcpy(ret_buf, &val, 4);
1293
1294         /* advance to the next dword */
1295         offset += sizeof(uint32_t);
1296         ret_buf += sizeof(uint32_t);
1297         buf_size -= sizeof(uint32_t);
1298         cmd_flags = 0;
1299     }
1300
1301     if (rc == 0) {
1302         cmd_flags |= MCPR_NVM_COMMAND_LAST;
1303         rc = bxe_nvram_read_dword(sc, offset, &val, cmd_flags);
1304         memcpy(ret_buf, &val, 4);
1305     }
1306
1307     /* disable access to nvram interface */
1308     bxe_disable_nvram_access(sc);
1309     bxe_release_nvram_lock(sc);
1310
1311     return (rc);
1312 }
1313
1314 static int
1315 bxe_nvram_write_dword(struct bxe_adapter *sc,
1316                       uint32_t         offset,
1317                       uint32_t         val,
1318                       uint32_t         cmd_flags)
1319 {
1320     int count, i, rc;
1321
1322     /* build the command word */
1323     cmd_flags |= (MCPR_NVM_COMMAND_DOIT | MCPR_NVM_COMMAND_WR);
1324
1325     /* need to clear DONE bit separately */
1326     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, MCPR_NVM_COMMAND_DONE);
1327
1328     /* write the data */
1329     REG_WR(sc, MCP_REG_MCPR_NVM_WRITE, val);
1330
1331     /* address of the NVRAM to write to */
1332     REG_WR(sc, MCP_REG_MCPR_NVM_ADDR,
1333            (offset & MCPR_NVM_ADDR_NVM_ADDR_VALUE));
1334
1335     /* issue the write command */
1336     REG_WR(sc, MCP_REG_MCPR_NVM_COMMAND, cmd_flags);
1337
1338     /* adjust timeout for emulation/FPGA */
1339     count = NVRAM_TIMEOUT_COUNT;
1340     if (CHIP_REV_IS_SLOW(sc)) {
1341         count *= 100;
1342     }
1343
1344     /* wait for completion */
1345     rc = -1;
1346     for (i = 0; i < count; i++) {
1347         udelay(5);
1348         val = REG_RD(sc, MCP_REG_MCPR_NVM_COMMAND);
1349         if (val & MCPR_NVM_COMMAND_DONE) {
1350             rc = 0;
1351             break;
1352         }
1353     }
1354
1355     if (rc == -1) {
1356         BLOGE(sc, "nvram write timeout expired\n");
1357     }
1358
1359     return (rc);
1360 }
1361
1362 #define BYTE_OFFSET(offset) (8 * (offset & 0x03))
1363
1364 static int
1365 bxe_nvram_write1(struct bxe_adapter *sc,
1366                  uint32_t         offset,
1367                  uint8_t          *data_buf,
1368                  int              buf_size)
1369 {
1370     uint32_t cmd_flags;
1371     uint32_t align_offset;
1372     uint32_t val;
1373     int rc;
1374
1375     if ((offset + buf_size) > sc->devinfo.flash_size) {
1376         BLOGE(sc, "Invalid parameter, "
1377                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1378               offset, buf_size, sc->devinfo.flash_size);
1379         return (-1);
1380     }
1381
1382     /* request access to nvram interface */
1383     rc = bxe_acquire_nvram_lock(sc);
1384     if (rc) {
1385         return (rc);
1386     }
1387
1388     /* enable access to nvram interface */
1389     bxe_enable_nvram_access(sc);
1390
1391     cmd_flags = (MCPR_NVM_COMMAND_FIRST | MCPR_NVM_COMMAND_LAST);
1392     align_offset = (offset & ~0x03);
1393     rc = bxe_nvram_read_dword(sc, align_offset, &val, cmd_flags);
1394
1395     if (rc == 0) {
1396         val &= ~(0xff << BYTE_OFFSET(offset));
1397         val |= (*data_buf << BYTE_OFFSET(offset));
1398
1399         /* nvram data is returned as an array of bytes
1400          * convert it back to cpu order
1401          */
1402         val = be32_to_cpu(val);
1403
1404         rc = bxe_nvram_write_dword(sc, align_offset, val, cmd_flags);
1405     }
1406
1407     /* disable access to nvram interface */
1408     bxe_disable_nvram_access(sc);
1409     bxe_release_nvram_lock(sc);
1410
1411     return (rc);
1412 }
1413
1414 static int
1415 bxe_nvram_write(struct bxe_adapter *sc,
1416                 uint32_t         offset,
1417                 uint8_t          *data_buf,
1418                 int              buf_size)
1419 {
1420     uint32_t cmd_flags;
1421     uint32_t val;
1422     uint32_t written_so_far;
1423     int rc;
1424
1425     if (buf_size == 1) {
1426         return (bxe_nvram_write1(sc, offset, data_buf, buf_size));
1427     }
1428
1429     if ((offset & 0x03) || (buf_size & 0x03) /* || (buf_size == 0) */) {
1430         BLOGE(sc, "Invalid parameter, offset 0x%x buf_size 0x%x\n",
1431               offset, buf_size);
1432         return (-1);
1433     }
1434
1435     if (buf_size == 0) {
1436         return (0); /* nothing to do */
1437     }
1438
1439     if ((offset + buf_size) > sc->devinfo.flash_size) {
1440         BLOGE(sc, "Invalid parameter, "
1441                   "offset 0x%x + buf_size 0x%x > flash_size 0x%x\n",
1442               offset, buf_size, sc->devinfo.flash_size);
1443         return (-1);
1444     }
1445
1446     /* request access to nvram interface */
1447     rc = bxe_acquire_nvram_lock(sc);
1448     if (rc) {
1449         return (rc);
1450     }
1451
1452     /* enable access to nvram interface */
1453     bxe_enable_nvram_access(sc);
1454
1455     written_so_far = 0;
1456     cmd_flags = MCPR_NVM_COMMAND_FIRST;
1457     while ((written_so_far < buf_size) && (rc == 0)) {
1458         if (written_so_far == (buf_size - sizeof(uint32_t))) {
1459             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1460         } else if (((offset + 4) % NVRAM_PAGE_SIZE) == 0) {
1461             cmd_flags |= MCPR_NVM_COMMAND_LAST;
1462         } else if ((offset % NVRAM_PAGE_SIZE) == 0) {
1463             cmd_flags |= MCPR_NVM_COMMAND_FIRST;
1464         }
1465
1466         memcpy(&val, data_buf, 4);
1467
1468         rc = bxe_nvram_write_dword(sc, offset, val, cmd_flags);
1469
1470         /* advance to the next dword */
1471         offset += sizeof(uint32_t);
1472         data_buf += sizeof(uint32_t);
1473         written_so_far += sizeof(uint32_t);
1474         cmd_flags = 0;
1475     }
1476
1477     /* disable access to nvram interface */
1478     bxe_disable_nvram_access(sc);
1479     bxe_release_nvram_lock(sc);
1480
1481     return (rc);
1482 }
1483
1484 /* copy command into DMAE command memory and set DMAE command Go */
1485 void
1486 bxe_post_dmae(struct bxe_adapter    *sc,
1487               struct dmae_command *dmae,
1488               int                 idx)
1489 {
1490     uint32_t cmd_offset;
1491     int i;
1492
1493     cmd_offset = (DMAE_REG_CMD_MEM + (sizeof(struct dmae_command) * idx));
1494     for (i = 0; i < ((sizeof(struct dmae_command) / 4)); i++) {
1495         REG_WR(sc, (cmd_offset + (i * 4)), *(((uint32_t *)dmae) + i));
1496     }
1497
1498     REG_WR(sc, dmae_reg_go_c[idx], 1);
1499 }
1500
1501 uint32_t
1502 bxe_dmae_opcode_add_comp(uint32_t opcode,
1503                          uint8_t  comp_type)
1504 {
1505     return (opcode | ((comp_type << DMAE_COMMAND_C_DST_SHIFT) |
1506                       DMAE_COMMAND_C_TYPE_ENABLE));
1507 }
1508
1509 uint32_t
1510 bxe_dmae_opcode_clr_src_reset(uint32_t opcode)
1511 {
1512     return (opcode & ~DMAE_COMMAND_SRC_RESET);
1513 }
1514
1515 uint32_t
1516 bxe_dmae_opcode(struct bxe_adapter *sc,
1517                 uint8_t          src_type,
1518                 uint8_t          dst_type,
1519                 uint8_t          with_comp,
1520                 uint8_t          comp_type)
1521 {
1522     uint32_t opcode = 0;
1523
1524     opcode |= ((src_type << DMAE_COMMAND_SRC_SHIFT) |
1525                (dst_type << DMAE_COMMAND_DST_SHIFT));
1526
1527     opcode |= (DMAE_COMMAND_SRC_RESET | DMAE_COMMAND_DST_RESET);
1528
1529     opcode |= (SC_PORT(sc) ? DMAE_CMD_PORT_1 : DMAE_CMD_PORT_0);
1530
1531     opcode |= ((SC_VN(sc) << DMAE_COMMAND_E1HVN_SHIFT) |
1532                (SC_VN(sc) << DMAE_COMMAND_DST_VN_SHIFT));
1533
1534     opcode |= (DMAE_COM_SET_ERR << DMAE_COMMAND_ERR_POLICY_SHIFT);
1535
1536 #ifdef __BIG_ENDIAN
1537     opcode |= DMAE_CMD_ENDIANITY_B_DW_SWAP;
1538 #else
1539     opcode |= DMAE_CMD_ENDIANITY_DW_SWAP;
1540 #endif
1541
1542     if (with_comp) {
1543         opcode = bxe_dmae_opcode_add_comp(opcode, comp_type);
1544     }
1545
1546     return (opcode);
1547 }
1548
1549 static void
1550 bxe_prep_dmae_with_comp(struct bxe_adapter    *sc,
1551                         struct dmae_command *dmae,
1552                         uint8_t             src_type,
1553                         uint8_t             dst_type)
1554 {
1555     memset(dmae, 0, sizeof(struct dmae_command));
1556
1557     /* set the opcode */
1558     dmae->opcode = bxe_dmae_opcode(sc, src_type, dst_type,
1559                                    TRUE, DMAE_COMP_PCI);
1560
1561     /* fill in the completion parameters */
1562     dmae->comp_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_comp));
1563     dmae->comp_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_comp));
1564     dmae->comp_val     = DMAE_COMP_VAL;
1565 }
1566
1567 /* issue a DMAE command over the init channel and wait for completion */
1568 static int
1569 bxe_issue_dmae_with_comp(struct bxe_adapter    *sc,
1570                          struct dmae_command *dmae)
1571 {
1572     uint32_t *wb_comp = BXE_SP(sc, wb_comp);
1573     int timeout = CHIP_REV_IS_SLOW(sc) ? 400000 : 4000;
1574
1575     BXE_DMAE_LOCK(sc);
1576
1577     /* reset completion */
1578     *wb_comp = 0;
1579
1580     /* post the command on the channel used for initializations */
1581     bxe_post_dmae(sc, dmae, INIT_DMAE_C(sc));
1582
1583     /* wait for completion */
1584     udelay(5);
1585
1586     while ((*wb_comp & ~DMAE_PCI_ERR_FLAG) != DMAE_COMP_VAL) {
1587         if (!timeout ||
1588             (sc->recovery_state != BXE_RECOVERY_DONE &&
1589              sc->recovery_state != BXE_RECOVERY_NIC_LOADING)) {
1590             BLOGE(sc, "DMAE timeout!\n");
1591             BXE_DMAE_UNLOCK(sc);
1592             return (DMAE_TIMEOUT);
1593         }
1594
1595         timeout--;
1596         udelay(50);
1597     }
1598
1599     if (*wb_comp & DMAE_PCI_ERR_FLAG) {
1600         BLOGE(sc, "DMAE PCI error!\n");
1601         BXE_DMAE_UNLOCK(sc);
1602         return (DMAE_PCI_ERROR);
1603     }
1604
1605     BXE_DMAE_UNLOCK(sc);
1606     return (0);
1607 }
1608
1609 void
1610 bxe_read_dmae(struct bxe_adapter *sc,
1611               uint32_t         src_addr,
1612               uint32_t         len32)
1613 {
1614     struct dmae_command dmae;
1615     uint32_t *data;
1616     int i, rc;
1617
1618     DBASSERT(sc, (len32 <= 4), ("DMAE read length is %d", len32));
1619
1620     if (!sc->dmae_ready) {
1621         data = BXE_SP(sc, wb_data[0]);
1622
1623         for (i = 0; i < len32; i++) {
1624             data[i] = (CHIP_IS_E1(sc)) ?
1625                           bxe_reg_rd_ind(sc, (src_addr + (i * 4))) :
1626                           REG_RD(sc, (src_addr + (i * 4)));
1627         }
1628
1629         return;
1630     }
1631
1632     /* set opcode and fixed command fields */
1633     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_GRC, DMAE_DST_PCI);
1634
1635     /* fill in addresses and len */
1636     dmae.src_addr_lo = (src_addr >> 2); /* GRC addr has dword resolution */
1637     dmae.src_addr_hi = 0;
1638     dmae.dst_addr_lo = U64_LO(BXE_SP_MAPPING(sc, wb_data));
1639     dmae.dst_addr_hi = U64_HI(BXE_SP_MAPPING(sc, wb_data));
1640     dmae.len         = len32;
1641
1642     /* issue the command and wait for completion */
1643     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1644         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1645     };
1646 }
1647
1648 void
1649 bxe_write_dmae(struct bxe_adapter *sc,
1650                bus_addr_t       dma_addr,
1651                uint32_t         dst_addr,
1652                uint32_t         len32)
1653 {
1654     struct dmae_command dmae;
1655     int rc;
1656
1657     if (!sc->dmae_ready) {
1658         DBASSERT(sc, (len32 <= 4), ("DMAE not ready and length is %d", len32));
1659
1660         if (CHIP_IS_E1(sc)) {
1661             ecore_init_ind_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1662         } else {
1663             ecore_init_str_wr(sc, dst_addr, BXE_SP(sc, wb_data[0]), len32);
1664         }
1665
1666         return;
1667     }
1668
1669     /* set opcode and fixed command fields */
1670     bxe_prep_dmae_with_comp(sc, &dmae, DMAE_SRC_PCI, DMAE_DST_GRC);
1671
1672     /* fill in addresses and len */
1673     dmae.src_addr_lo = U64_LO(dma_addr);
1674     dmae.src_addr_hi = U64_HI(dma_addr);
1675     dmae.dst_addr_lo = (dst_addr >> 2); /* GRC addr has dword resolution */
1676     dmae.dst_addr_hi = 0;
1677     dmae.len         = len32;
1678
1679     /* issue the command and wait for completion */
1680     if ((rc = bxe_issue_dmae_with_comp(sc, &dmae)) != 0) {
1681         bxe_panic(sc, ("DMAE failed (%d)\n", rc));
1682     }
1683 }
1684
1685 void
1686 bxe_write_dmae_phys_len(struct bxe_adapter *sc,
1687                         bus_addr_t       phys_addr,
1688                         uint32_t         addr,
1689                         uint32_t         len)
1690 {
1691     int dmae_wr_max = DMAE_LEN32_WR_MAX(sc);
1692     int offset = 0;
1693
1694     while (len > dmae_wr_max) {
1695         bxe_write_dmae(sc,
1696                        (phys_addr + offset), /* src DMA address */
1697                        (addr + offset),      /* dst GRC address */
1698                        dmae_wr_max);
1699         offset += (dmae_wr_max * 4);
1700         len -= dmae_wr_max;
1701     }
1702
1703     bxe_write_dmae(sc,
1704                    (phys_addr + offset), /* src DMA address */
1705                    (addr + offset),      /* dst GRC address */
1706                    len);
1707 }
1708
1709 void
1710 bxe_set_ctx_validation(struct bxe_adapter   *sc,
1711                        struct eth_context *cxt,
1712                        uint32_t           cid)
1713 {
1714     /* ustorm cxt validation */
1715     cxt->ustorm_ag_context.cdu_usage =
1716         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1717             CDU_REGION_NUMBER_UCM_AG, ETH_CONNECTION_TYPE);
1718     /* xcontext validation */
1719     cxt->xstorm_ag_context.cdu_reserved =
1720         CDU_RSRVD_VALUE_TYPE_A(HW_CID(sc, cid),
1721             CDU_REGION_NUMBER_XCM_AG, ETH_CONNECTION_TYPE);
1722 }
1723
1724 static void
1725 bxe_storm_memset_hc_timeout(struct bxe_adapter *sc,
1726                             uint8_t          port,
1727                             uint8_t          fw_sb_id,
1728                             uint8_t          sb_index,
1729                             uint8_t          ticks)
1730 {
1731     uint32_t addr =
1732         (BAR_CSTRORM_INTMEM +
1733          CSTORM_STATUS_BLOCK_DATA_TIMEOUT_OFFSET(fw_sb_id, sb_index));
1734
1735     REG_WR8(sc, addr, ticks);
1736
1737     BLOGD(sc, DBG_LOAD,
1738           "port %d fw_sb_id %d sb_index %d ticks %d\n",
1739           port, fw_sb_id, sb_index, ticks);
1740 }
1741
1742 static void
1743 bxe_storm_memset_hc_disable(struct bxe_adapter *sc,
1744                             uint8_t          port,
1745                             uint16_t         fw_sb_id,
1746                             uint8_t          sb_index,
1747                             uint8_t          disable)
1748 {
1749     uint32_t enable_flag =
1750         (disable) ? 0 : (1 << HC_INDEX_DATA_HC_ENABLED_SHIFT);
1751     uint32_t addr =
1752         (BAR_CSTRORM_INTMEM +
1753          CSTORM_STATUS_BLOCK_DATA_FLAGS_OFFSET(fw_sb_id, sb_index));
1754     uint8_t flags;
1755
1756     /* clear and set */
1757     flags = REG_RD8(sc, addr);
1758     flags &= ~HC_INDEX_DATA_HC_ENABLED;
1759     flags |= enable_flag;
1760     REG_WR8(sc, addr, flags);
1761
1762     BLOGD(sc, DBG_LOAD,
1763           "port %d fw_sb_id %d sb_index %d disable %d\n",
1764           port, fw_sb_id, sb_index, disable);
1765 }
1766
1767 void
1768 bxe_update_coalesce_sb_index(struct bxe_adapter *sc,
1769                              uint8_t          fw_sb_id,
1770                              uint8_t          sb_index,
1771                              uint8_t          disable,
1772                              uint16_t         usec)
1773 {
1774     int port = SC_PORT(sc);
1775     uint8_t ticks = (usec / 4); /* XXX ??? */
1776
1777     bxe_storm_memset_hc_timeout(sc, port, fw_sb_id, sb_index, ticks);
1778
1779     disable = (disable) ? 1 : ((usec) ? 0 : 1);
1780     bxe_storm_memset_hc_disable(sc, port, fw_sb_id, sb_index, disable);
1781 }
1782
1783 void
1784 elink_cb_udelay(struct bxe_adapter *sc,
1785                 uint32_t         usecs)
1786 {
1787     udelay(usecs);
1788 }
1789
1790 uint32_t
1791 elink_cb_reg_read(struct bxe_adapter *sc,
1792                   uint32_t         reg_addr)
1793 {
1794     return (REG_RD(sc, reg_addr));
1795 }
1796
1797 void
1798 elink_cb_reg_write(struct bxe_adapter *sc,
1799                    uint32_t         reg_addr,
1800                    uint32_t         val)
1801 {
1802     REG_WR(sc, reg_addr, val);
1803 }
1804
1805 void
1806 elink_cb_reg_wb_write(struct bxe_adapter *sc,
1807                       uint32_t         offset,
1808                       uint32_t         *wb_write,
1809                       uint16_t         len)
1810 {
1811     REG_WR_DMAE(sc, offset, wb_write, len);
1812 }
1813
1814 void
1815 elink_cb_reg_wb_read(struct bxe_adapter *sc,
1816                      uint32_t         offset,
1817                      uint32_t         *wb_write,
1818                      uint16_t         len)
1819 {
1820     REG_RD_DMAE(sc, offset, wb_write, len);
1821 }
1822
1823 uint8_t
1824 elink_cb_path_id(struct bxe_adapter *sc)
1825 {
1826     return (SC_PATH(sc));
1827 }
1828
1829 void
1830 elink_cb_event_log(struct bxe_adapter     *sc,
1831                    const elink_log_id_t elink_log_id,
1832                    ...)
1833 {
1834     /* XXX */
1835 #if 0
1836     //va_list ap;
1837     va_start(ap, elink_log_id);
1838     _XXX_(sc, lm_log_id, ap);
1839     va_end(ap);
1840 #endif
1841     BLOGI(sc, "ELINK EVENT LOG (%d)\n", elink_log_id);
1842 }
1843
1844 static int
1845 bxe_set_spio(struct bxe_adapter *sc,
1846              int              spio,
1847              uint32_t         mode)
1848 {
1849     uint32_t spio_reg;
1850
1851     /* Only 2 SPIOs are configurable */
1852     if ((spio != MISC_SPIO_SPIO4) && (spio != MISC_SPIO_SPIO5)) {
1853         BLOGE(sc, "Invalid SPIO 0x%x\n", spio);
1854         return (-1);
1855     }
1856
1857     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1858
1859     /* read SPIO and mask except the float bits */
1860     spio_reg = (REG_RD(sc, MISC_REG_SPIO) & MISC_SPIO_FLOAT);
1861
1862     switch (mode) {
1863     case MISC_SPIO_OUTPUT_LOW:
1864         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output low\n", spio);
1865         /* clear FLOAT and set CLR */
1866         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1867         spio_reg |=  (spio << MISC_SPIO_CLR_POS);
1868         break;
1869
1870     case MISC_SPIO_OUTPUT_HIGH:
1871         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> output high\n", spio);
1872         /* clear FLOAT and set SET */
1873         spio_reg &= ~(spio << MISC_SPIO_FLOAT_POS);
1874         spio_reg |=  (spio << MISC_SPIO_SET_POS);
1875         break;
1876
1877     case MISC_SPIO_INPUT_HI_Z:
1878         BLOGD(sc, DBG_LOAD, "Set SPIO 0x%x -> input\n", spio);
1879         /* set FLOAT */
1880         spio_reg |= (spio << MISC_SPIO_FLOAT_POS);
1881         break;
1882
1883     default:
1884         break;
1885     }
1886
1887     REG_WR(sc, MISC_REG_SPIO, spio_reg);
1888     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_SPIO);
1889
1890     return (0);
1891 }
1892
1893 static int
1894 bxe_gpio_read(struct bxe_adapter *sc,
1895               int              gpio_num,
1896               uint8_t          port)
1897 {
1898     /* The GPIO should be swapped if swap register is set and active */
1899     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
1900                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
1901     int gpio_shift = (gpio_num +
1902                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
1903     uint32_t gpio_mask = (1 << gpio_shift);
1904     uint32_t gpio_reg;
1905
1906     if (gpio_num > MISC_REGISTERS_GPIO_3) {
1907         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
1908         return (-1);
1909     }
1910
1911     /* read GPIO value */
1912     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
1913
1914     /* get the requested pin value */
1915     return ((gpio_reg & gpio_mask) == gpio_mask) ? 1 : 0;
1916 }
1917
1918 static int
1919 bxe_gpio_write(struct bxe_adapter *sc,
1920                int              gpio_num,
1921                uint32_t         mode,
1922                uint8_t          port)
1923 {
1924     /* The GPIO should be swapped if swap register is set and active */
1925     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
1926                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
1927     int gpio_shift = (gpio_num +
1928                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
1929     uint32_t gpio_mask = (1 << gpio_shift);
1930     uint32_t gpio_reg;
1931
1932     if (gpio_num > MISC_REGISTERS_GPIO_3) {
1933         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
1934         return (-1);
1935     }
1936
1937     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
1938
1939     /* read GPIO and mask except the float bits */
1940     gpio_reg = (REG_RD(sc, MISC_REG_GPIO) & MISC_REGISTERS_GPIO_FLOAT);
1941
1942     switch (mode) {
1943     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1944         BLOGD(sc, DBG_PHY,
1945               "Set GPIO %d (shift %d) -> output low\n",
1946               gpio_num, gpio_shift);
1947         /* clear FLOAT and set CLR */
1948         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1949         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_CLR_POS);
1950         break;
1951
1952     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
1953         BLOGD(sc, DBG_PHY,
1954               "Set GPIO %d (shift %d) -> output high\n",
1955               gpio_num, gpio_shift);
1956         /* clear FLOAT and set SET */
1957         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1958         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_SET_POS);
1959         break;
1960
1961     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
1962         BLOGD(sc, DBG_PHY,
1963               "Set GPIO %d (shift %d) -> input\n",
1964               gpio_num, gpio_shift);
1965         /* set FLOAT */
1966         gpio_reg |= (gpio_mask << MISC_REGISTERS_GPIO_FLOAT_POS);
1967         break;
1968
1969     default:
1970         break;
1971     }
1972
1973     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
1974     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
1975
1976     return (0);
1977 }
1978
1979 static int
1980 bxe_gpio_mult_write(struct bxe_adapter *sc,
1981                     uint8_t          pins,
1982                     uint32_t         mode)
1983 {
1984     uint32_t gpio_reg;
1985
1986     /* any port swapping should be handled by caller */
1987
1988     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
1989
1990     /* read GPIO and mask except the float bits */
1991     gpio_reg = REG_RD(sc, MISC_REG_GPIO);
1992     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_FLOAT_POS);
1993     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_CLR_POS);
1994     gpio_reg &= ~(pins << MISC_REGISTERS_GPIO_SET_POS);
1995
1996     switch (mode) {
1997     case MISC_REGISTERS_GPIO_OUTPUT_LOW:
1998         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output low\n", pins);
1999         /* set CLR */
2000         gpio_reg |= (pins << MISC_REGISTERS_GPIO_CLR_POS);
2001         break;
2002
2003     case MISC_REGISTERS_GPIO_OUTPUT_HIGH:
2004         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> output high\n", pins);
2005         /* set SET */
2006         gpio_reg |= (pins << MISC_REGISTERS_GPIO_SET_POS);
2007         break;
2008
2009     case MISC_REGISTERS_GPIO_INPUT_HI_Z:
2010         BLOGD(sc, DBG_PHY, "Set GPIO 0x%x -> input\n", pins);
2011         /* set FLOAT */
2012         gpio_reg |= (pins << MISC_REGISTERS_GPIO_FLOAT_POS);
2013         break;
2014
2015     default:
2016         BLOGE(sc, "Invalid GPIO mode assignment %d\n", mode);
2017         bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2018         return (-1);
2019     }
2020
2021     REG_WR(sc, MISC_REG_GPIO, gpio_reg);
2022     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2023
2024     return (0);
2025 }
2026
2027 static int
2028 bxe_gpio_int_write(struct bxe_adapter *sc,
2029                    int              gpio_num,
2030                    uint32_t         mode,
2031                    uint8_t          port)
2032 {
2033     /* The GPIO should be swapped if swap register is set and active */
2034     int gpio_port = ((REG_RD(sc, NIG_REG_PORT_SWAP) &&
2035                       REG_RD(sc, NIG_REG_STRAP_OVERRIDE)) ^ port);
2036     int gpio_shift = (gpio_num +
2037                       (gpio_port ? MISC_REGISTERS_GPIO_PORT_SHIFT : 0));
2038     uint32_t gpio_mask = (1 << gpio_shift);
2039     uint32_t gpio_reg;
2040
2041     if (gpio_num > MISC_REGISTERS_GPIO_3) {
2042         BLOGE(sc, "Invalid GPIO %d\n", gpio_num);
2043         return (-1);
2044     }
2045
2046     bxe_acquire_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2047
2048     /* read GPIO int */
2049     gpio_reg = REG_RD(sc, MISC_REG_GPIO_INT);
2050
2051     switch (mode) {
2052     case MISC_REGISTERS_GPIO_INT_OUTPUT_CLR:
2053         BLOGD(sc, DBG_PHY,
2054               "Clear GPIO INT %d (shift %d) -> output low\n",
2055               gpio_num, gpio_shift);
2056         /* clear SET and set CLR */
2057         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2058         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2059         break;
2060
2061     case MISC_REGISTERS_GPIO_INT_OUTPUT_SET:
2062         BLOGD(sc, DBG_PHY,
2063               "Set GPIO INT %d (shift %d) -> output high\n",
2064               gpio_num, gpio_shift);
2065         /* clear CLR and set SET */
2066         gpio_reg &= ~(gpio_mask << MISC_REGISTERS_GPIO_INT_CLR_POS);
2067         gpio_reg |=  (gpio_mask << MISC_REGISTERS_GPIO_INT_SET_POS);
2068         break;
2069
2070     default:
2071         break;
2072     }
2073
2074     REG_WR(sc, MISC_REG_GPIO_INT, gpio_reg);
2075     bxe_release_hw_lock(sc, HW_LOCK_RESOURCE_GPIO);
2076
2077     return (0);
2078 }
2079
2080 uint32_t
2081 elink_cb_gpio_read(struct bxe_adapter *sc,
2082                    uint16_t         gpio_num,
2083                    uint8_t          port)
2084 {
2085     return (bxe_gpio_read(sc, gpio_num, port));
2086 }
2087
2088 uint8_t
2089 elink_cb_gpio_write(struct bxe_adapter *sc,
2090                     uint16_t         gpio_num,
2091                     uint8_t          mode, /* 0=low 1=high */
2092                     uint8_t          port)
2093 {
2094     return (bxe_gpio_write(sc, gpio_num, mode, port));
2095 }
2096
2097 uint8_t
2098 elink_cb_gpio_mult_write(struct bxe_adapter *sc,
2099                          uint8_t          pins,
2100                          uint8_t          mode) /* 0=low 1=high */
2101 {
2102     return (bxe_gpio_mult_write(sc, pins, mode));
2103 }
2104
2105 uint8_t
2106 elink_cb_gpio_int_write(struct bxe_adapter *sc,
2107                         uint16_t         gpio_num,
2108                         uint8_t          mode, /* 0=low 1=high */
2109                         uint8_t          port)
2110 {
2111     return (bxe_gpio_int_write(sc, gpio_num, mode, port));
2112 }
2113
2114 void
2115 elink_cb_notify_link_changed(struct bxe_adapter *sc)
2116 {
2117     REG_WR(sc, (MISC_REG_AEU_GENERAL_ATTN_12 +
2118                 (SC_FUNC(sc) * sizeof(uint32_t))), 1);
2119 }
2120
2121 /* send the MCP a request, block until there is a reply */
2122 uint32_t
2123 elink_cb_fw_command(struct bxe_adapter *sc,
2124                     uint32_t         command,
2125                     uint32_t         param)
2126 {
2127     int mb_idx = SC_FW_MB_IDX(sc);
2128     uint32_t seq;
2129     uint32_t rc = 0;
2130     uint32_t cnt = 1;
2131     uint8_t delay = CHIP_REV_IS_SLOW(sc) ? 100 : 10;
2132
2133     BXE_FWMB_LOCK(sc);
2134
2135     seq = ++sc->fw_seq;
2136     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_param, param);
2137     SHMEM_WR(sc, func_mb[mb_idx].drv_mb_header, (command | seq));
2138
2139     BLOGD(sc, DBG_PHY,
2140           "wrote command 0x%08x to FW MB param 0x%08x\n",
2141           (command | seq), param);
2142
2143     /* Let the FW do it's magic. GIve it up to 5 seconds... */
2144     do {
2145         udelay(delay * 1000);
2146         rc = SHMEM_RD(sc, func_mb[mb_idx].fw_mb_header);
2147     } while ((seq != (rc & FW_MSG_SEQ_NUMBER_MASK)) && (cnt++ < 500));
2148
2149     BLOGD(sc, DBG_PHY,
2150           "[after %d ms] read 0x%x seq 0x%x from FW MB\n",
2151           cnt*delay, rc, seq);
2152
2153     /* is this a reply to our command? */
2154     if (seq == (rc & FW_MSG_SEQ_NUMBER_MASK)) {
2155         rc &= FW_MSG_CODE_MASK;
2156     } else {
2157         /* Ruh-roh! */
2158         BLOGE(sc, "FW failed to respond!\n");
2159         // XXX bxe_fw_dump(sc);
2160         rc = 0;
2161     }
2162
2163     BXE_FWMB_UNLOCK(sc);
2164     return (rc);
2165 }
2166
2167 static uint32_t
2168 bxe_fw_command(struct bxe_adapter *sc,
2169                uint32_t         command,
2170                uint32_t         param)
2171 {
2172     return (elink_cb_fw_command(sc, command, param));
2173 }
2174
2175 static void
2176 __storm_memset_dma_mapping(struct bxe_adapter *sc,
2177                            uint32_t         addr,
2178                            bus_addr_t       mapping)
2179 {
2180     REG_WR(sc, addr, U64_LO(mapping));
2181     REG_WR(sc, (addr + 4), U64_HI(mapping));
2182 }
2183
2184 static void
2185 storm_memset_spq_addr(struct bxe_adapter *sc,
2186                       bus_addr_t       mapping,
2187                       uint16_t         abs_fid)
2188 {
2189     uint32_t addr = (XSEM_REG_FAST_MEMORY +
2190                      XSTORM_SPQ_PAGE_BASE_OFFSET(abs_fid));
2191     __storm_memset_dma_mapping(sc, addr, mapping);
2192 }
2193
2194 static void
2195 storm_memset_vf_to_pf(struct bxe_adapter *sc,
2196                       uint16_t         abs_fid,
2197                       uint16_t         pf_id)
2198 {
2199     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2200     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2201     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2202     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_VF_TO_PF_OFFSET(abs_fid)), pf_id);
2203 }
2204
2205 static void
2206 storm_memset_func_en(struct bxe_adapter *sc,
2207                      uint16_t         abs_fid,
2208                      uint8_t          enable)
2209 {
2210     REG_WR8(sc, (BAR_XSTRORM_INTMEM + XSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2211     REG_WR8(sc, (BAR_CSTRORM_INTMEM + CSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2212     REG_WR8(sc, (BAR_TSTRORM_INTMEM + TSTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2213     REG_WR8(sc, (BAR_USTRORM_INTMEM + USTORM_FUNC_EN_OFFSET(abs_fid)), enable);
2214 }
2215
2216 static void
2217 storm_memset_eq_data(struct bxe_adapter       *sc,
2218                      struct event_ring_data *eq_data,
2219                      uint16_t               pfid)
2220 {
2221     uint32_t addr;
2222     size_t size;
2223
2224     addr = (BAR_CSTRORM_INTMEM + CSTORM_EVENT_RING_DATA_OFFSET(pfid));
2225     size = sizeof(struct event_ring_data);
2226     ecore_storm_memset_struct(sc, addr, size, (uint32_t *)eq_data);
2227 }
2228
2229 static void
2230 storm_memset_eq_prod(struct bxe_adapter *sc,
2231                      uint16_t         eq_prod,
2232                      uint16_t         pfid)
2233 {
2234     uint32_t addr = (BAR_CSTRORM_INTMEM +
2235                      CSTORM_EVENT_RING_PROD_OFFSET(pfid));
2236     REG_WR16(sc, addr, eq_prod);
2237 }
2238
2239 /*
2240  * Post a slowpath command.
2241  *
2242  * A slowpath command is used to propogate a configuration change through
2243  * the controller in a controlled manner, allowing each STORM processor and
2244  * other H/W blocks to phase in the change.  The commands sent on the
2245  * slowpath are referred to as ramrods.  Depending on the ramrod used the
2246  * completion of the ramrod will occur in different ways.  Here's a
2247  * breakdown of ramrods and how they complete:
2248  *
2249  * RAMROD_CMD_ID_ETH_PORT_SETUP
2250  *   Used to setup the leading connection on a port.  Completes on the
2251  *   Receive Completion Queue (RCQ) of that port (typically fp[0]).
2252  *
2253  * RAMROD_CMD_ID_ETH_CLIENT_SETUP
2254  *   Used to setup an additional connection on a port.  Completes on the
2255  *   RCQ of the multi-queue/RSS connection being initialized.
2256  *
2257  * RAMROD_CMD_ID_ETH_STAT_QUERY
2258  *   Used to force the storm processors to update the statistics database
2259  *   in host memory.  This ramrod is send on the leading connection CID and
2260  *   completes as an index increment of the CSTORM on the default status
2261  *   block.
2262  *
2263  * RAMROD_CMD_ID_ETH_UPDATE
2264  *   Used to update the state of the leading connection, usually to udpate
2265  *   the RSS indirection table.  Completes on the RCQ of the leading
2266  *   connection. (Not currently used under FreeBSD until OS support becomes
2267  *   available.)
2268  *
2269  * RAMROD_CMD_ID_ETH_HALT
2270  *   Used when tearing down a connection prior to driver unload.  Completes
2271  *   on the RCQ of the multi-queue/RSS connection being torn down.  Don't
2272  *   use this on the leading connection.
2273  *
2274  * RAMROD_CMD_ID_ETH_SET_MAC
2275  *   Sets the Unicast/Broadcast/Multicast used by the port.  Completes on
2276  *   the RCQ of the leading connection.
2277  *
2278  * RAMROD_CMD_ID_ETH_CFC_DEL
2279  *   Used when tearing down a conneciton prior to driver unload.  Completes
2280  *   on the RCQ of the leading connection (since the current connection
2281  *   has been completely removed from controller memory).
2282  *
2283  * RAMROD_CMD_ID_ETH_PORT_DEL
2284  *   Used to tear down the leading connection prior to driver unload,
2285  *   typically fp[0].  Completes as an index increment of the CSTORM on the
2286  *   default status block.
2287  *
2288  * RAMROD_CMD_ID_ETH_FORWARD_SETUP
2289  *   Used for connection offload.  Completes on the RCQ of the multi-queue
2290  *   RSS connection that is being offloaded.  (Not currently used under
2291  *   FreeBSD.)
2292  *
2293  * There can only be one command pending per function.
2294  *
2295  * Returns:
2296  *   0 = Success, !0 = Failure.
2297  */
2298
2299 /* must be called under the spq lock */
2300 static inline
2301 struct eth_spe *bxe_sp_get_next(struct bxe_adapter *sc)
2302 {
2303     struct eth_spe *next_spe = sc->spq_prod_bd;
2304
2305     if (sc->spq_prod_bd == sc->spq_last_bd) {
2306         /* wrap back to the first eth_spq */
2307         sc->spq_prod_bd = sc->spq;
2308         sc->spq_prod_idx = 0;
2309     } else {
2310         sc->spq_prod_bd++;
2311         sc->spq_prod_idx++;
2312     }
2313
2314     return (next_spe);
2315 }
2316
2317 /* must be called under the spq lock */
2318 static inline
2319 void bxe_sp_prod_update(struct bxe_adapter *sc)
2320 {
2321     int func = SC_FUNC(sc);
2322
2323     /*
2324      * Make sure that BD data is updated before writing the producer.
2325      * BD data is written to the memory, the producer is read from the
2326      * memory, thus we need a full memory barrier to ensure the ordering.
2327      */
2328     mb();
2329
2330     REG_WR16(sc, (BAR_XSTRORM_INTMEM + XSTORM_SPQ_PROD_OFFSET(func)),
2331              sc->spq_prod_idx);
2332
2333     //    bus_space_barrier(sc->bar[BAR0].tag, sc->bar[BAR0].handle, 0, 0,
2334     //                      BUS_SPACE_BARRIER_WRITE);
2335 }
2336
2337 /**
2338  * bxe_is_contextless_ramrod - check if the current command ends on EQ
2339  *
2340  * @cmd:      command to check
2341  * @cmd_type: command type
2342  */
2343 static inline
2344 int bxe_is_contextless_ramrod(int cmd,
2345                               int cmd_type)
2346 {
2347     if ((cmd_type == NONE_CONNECTION_TYPE) ||
2348         (cmd == RAMROD_CMD_ID_ETH_FORWARD_SETUP) ||
2349         (cmd == RAMROD_CMD_ID_ETH_CLASSIFICATION_RULES) ||
2350         (cmd == RAMROD_CMD_ID_ETH_FILTER_RULES) ||
2351         (cmd == RAMROD_CMD_ID_ETH_MULTICAST_RULES) ||
2352         (cmd == RAMROD_CMD_ID_ETH_SET_MAC) ||
2353         (cmd == RAMROD_CMD_ID_ETH_RSS_UPDATE)) {
2354         return (TRUE);
2355     } else {
2356         return (FALSE);
2357     }
2358 }
2359
2360 /**
2361  * bxe_sp_post - place a single command on an SP ring
2362  *
2363  * @sc:         driver handle
2364  * @command:    command to place (e.g. SETUP, FILTER_RULES, etc.)
2365  * @cid:        SW CID the command is related to
2366  * @data_hi:    command private data address (high 32 bits)
2367  * @data_lo:    command private data address (low 32 bits)
2368  * @cmd_type:   command type (e.g. NONE, ETH)
2369  *
2370  * SP data is handled as if it's always an address pair, thus data fields are
2371  * not swapped to little endian in upper functions. Instead this function swaps
2372  * data as if it's two uint32 fields.
2373  */
2374 int
2375 bxe_sp_post(struct bxe_adapter *sc,
2376             int              command,
2377             int              cid,
2378             uint32_t         data_hi,
2379             uint32_t         data_lo,
2380             int              cmd_type)
2381 {
2382     struct eth_spe *spe;
2383     uint16_t type;
2384     int common;
2385
2386     common = bxe_is_contextless_ramrod(command, cmd_type);
2387
2388     BXE_SP_LOCK(sc);
2389
2390     if (common) {
2391         if (!atomic_read(&sc->eq_spq_left)) {
2392             BLOGE(sc, "EQ ring is full!\n");
2393             BXE_SP_UNLOCK(sc);
2394             return (-1);
2395         }
2396     } else {
2397         if (!atomic_read(&sc->cq_spq_left)) {
2398             BLOGE(sc, "SPQ ring is full!\n");
2399             BXE_SP_UNLOCK(sc);
2400             return (-1);
2401         }
2402     }
2403
2404     spe = bxe_sp_get_next(sc);
2405
2406     /* CID needs port number to be encoded int it */
2407     spe->hdr.conn_and_cmd_data =
2408         cpu_to_le32((command << SPE_HDR_CMD_ID_SHIFT) | HW_CID(sc, cid));
2409
2410     type = (cmd_type << SPE_HDR_CONN_TYPE_SHIFT) & SPE_HDR_CONN_TYPE;
2411
2412     /* TBD: Check if it works for VFs */
2413     type |= ((SC_FUNC(sc) << SPE_HDR_FUNCTION_ID_SHIFT) &
2414              SPE_HDR_FUNCTION_ID);
2415
2416     spe->hdr.type = cpu_to_le16(type);
2417
2418     spe->data.update_data_addr.hi = cpu_to_le32(data_hi);
2419     spe->data.update_data_addr.lo = cpu_to_le32(data_lo);
2420
2421     /*
2422      * It's ok if the actual decrement is issued towards the memory
2423      * somewhere between the lock and unlock. Thus no more explict
2424      * memory barrier is needed.
2425      */
2426     if (common) {
2427         atomic_add(&sc->eq_spq_left, -1);
2428     } else {
2429         atomic_add(&sc->cq_spq_left, -1);
2430     }
2431
2432     BLOGD(sc, DBG_SP, "SPQE -> %#jx\n", (uintmax_t)sc->spq_dma.paddr);
2433     BLOGD(sc, DBG_SP, "FUNC_RDATA -> %p / %#jx\n",
2434           BXE_SP(sc, func_rdata), (uintmax_t)BXE_SP_MAPPING(sc, func_rdata));
2435     BLOGD(sc, DBG_SP,
2436           "SPQE[%x] (%x:%x) (cmd, common?) (%d,%d) hw_cid %x data (%x:%x) type(0x%x) left (CQ, EQ) (%lx,%lx)\n",
2437           sc->spq_prod_idx,
2438           (uint32_t)U64_HI(sc->spq_dma.paddr),
2439           (uint32_t)(U64_LO(sc->spq_dma.paddr) + (uint8_t *)sc->spq_prod_bd - (uint8_t *)sc->spq),
2440           command,
2441           common,
2442           HW_CID(sc, cid),
2443           data_hi,
2444           data_lo,
2445           type,
2446           atomic_read(&sc->cq_spq_left),
2447           atomic_read(&sc->eq_spq_left));
2448
2449     bxe_sp_prod_update(sc);
2450
2451     BXE_SP_UNLOCK(sc);
2452     return (0);
2453 }
2454
2455 /**
2456  * bxe_debug_print_ind_table - prints the indirection table configuration.
2457  *
2458  * @sc: driver hanlde
2459  * @p:  pointer to rss configuration
2460  */
2461 #if 0
2462 static void
2463 bxe_debug_print_ind_table(struct bxe_adapter               *sc,
2464                           struct ecore_config_rss_params *p)
2465 {
2466     int i;
2467
2468     BLOGD(sc, DBG_LOAD, "Setting indirection table to:\n");
2469     BLOGD(sc, DBG_LOAD, "    0x0000: ");
2470     for (i = 0; i < T_ETH_INDIRECTION_TABLE_SIZE; i++) {
2471         BLOGD(sc, DBG_LOAD, "0x%02x ", p->ind_table[i]);
2472
2473         /* Print 4 bytes in a line */
2474         if ((i + 1 < T_ETH_INDIRECTION_TABLE_SIZE) &&
2475             (((i + 1) & 0x3) == 0)) {
2476             BLOGD(sc, DBG_LOAD, "\n");
2477             BLOGD(sc, DBG_LOAD, "0x%04x: ", i + 1);
2478         }
2479     }
2480
2481     BLOGD(sc, DBG_LOAD, "\n");
2482 }
2483 #endif
2484
2485 /*
2486  * FreeBSD Device probe function.
2487  *
2488  * Compares the device found to the driver's list of supported devices and
2489  * reports back to the bsd loader whether this is the right driver for the device.
2490  * This is the driver entry function called from the "kldload" command.
2491  *
2492  * Returns:
2493  *   0 on success, positive value on failure.
2494  */
2495
2496 int bxe_probe(struct pci_device *dev)
2497 {
2498     struct bxe_adapter *sc;
2499     struct bxe_device_type *t;
2500     char *descbuf;
2501     uint16_t did, sdid, svid, vid;
2502
2503     /* Find our device structure */
2504                 // BSD had the controllers already alloced.  Plan 9 does it after they
2505                 // are probed
2506 //    sc = device_get_softc(dev);
2507 //    sc->pcidev= dev;
2508     t = bxe_devs;
2509
2510     /* Get the data for the device to be probed. */
2511     vid  = pci_get_vendor(dev);
2512     did  = pci_get_device(dev);
2513     svid = pci_get_subvendor(dev);
2514     sdid = pci_get_subdevice(dev);
2515
2516     /* Look through the list of known devices for a match. */
2517     while (t->bxe_name != NULL) {
2518         if ((vid == t->bxe_vid) && (did == t->bxe_did) &&
2519             ((svid == t->bxe_svid) || (t->bxe_svid == PCI_ANY_ID)) &&
2520             ((sdid == t->bxe_sdid) || (t->bxe_sdid == PCI_ANY_ID))) {
2521             descbuf = kmalloc(BXE_DEVDESC_MAX, 0); /* M_TEMP */
2522             if (descbuf == NULL)
2523                 return (ENOMEM);
2524
2525             /* Print out the device identity. */
2526             snprintf(descbuf, BXE_DEVDESC_MAX,
2527                      "%s (%c%d) BXE v:%s\n", t->bxe_name,
2528                      (((pcidev_read32(dev, PCI_REVID_REG) &
2529                         0xf0) >> 4) + 'A'),
2530                      (pcidev_read32(dev, PCI_REVID_REG) & 0xf),
2531                      BXE_DRIVER_VERSION);
2532
2533                         /* Could add this field to our pcidevs, might be useful */
2534             //device_set_desc_copy(dev, descbuf);
2535             printk(descbuf);
2536             kfree(descbuf); /* M_TEMP */
2537             return 0;
2538         }
2539         t++;
2540     }
2541     return (ENXIO);
2542 }
2543
2544 static void
2545 bxe_init_mutexes(struct bxe_adapter *sc)
2546 {
2547 #ifdef BXE_CORE_LOCK_SX
2548     snprintf(sc->core_sx_name, sizeof(sc->core_sx_name),
2549              "bxe%d_core_lock", sc->unit);
2550     sx_init(&sc->core_sx, sc->core_sx_name);
2551 #else
2552     snprintf(sc->core_mtx_name, sizeof(sc->core_mtx_name),
2553              "bxe%d_core_lock", sc->unit);
2554     qlock_init(&sc->core_mtx);
2555
2556     snprintf(sc->sp_mtx_name, sizeof(sc->sp_mtx_name),
2557              "bxe%d_sp_lock", sc->unit);
2558     qlock_init(&sc->sp_mtx);
2559
2560     snprintf(sc->dmae_mtx_name, sizeof(sc->dmae_mtx_name),
2561              "bxe%d_dmae_lock", sc->unit);
2562     qlock_init(&sc->dmae_mtx);
2563
2564     snprintf(sc->port.phy_mtx_name, sizeof(sc->port.phy_mtx_name),
2565              "bxe%d_phy_lock", sc->unit);
2566     qlock_init(&sc->port.phy_mtx);
2567
2568     snprintf(sc->fwmb_mtx_name, sizeof(sc->fwmb_mtx_name),
2569              "bxe%d_fwmb_lock", sc->unit);
2570     qlock_init(&sc->fwmb_mtx);
2571
2572     snprintf(sc->print_mtx_name, sizeof(sc->print_mtx_name),
2573              "bxe%d_print_lock", sc->unit);
2574     qlock_init(&(sc->print_mtx));
2575
2576     snprintf(sc->stats_mtx_name, sizeof(sc->stats_mtx_name),
2577              "bxe%d_stats_lock", sc->unit);
2578     qlock_init(&(sc->stats_mtx));
2579
2580     snprintf(sc->mcast_mtx_name, sizeof(sc->mcast_mtx_name),
2581              "bxe%d_mcast_lock", sc->unit);
2582     qlock_init(&(sc->mcast_mtx));
2583 #endif
2584 }
2585
2586 static void
2587 bxe_release_mutexes(struct bxe_adapter *sc)
2588 {
2589 #if 0
2590 #ifdef BXE_CORE_LOCK_SX
2591     sx_destroy(&sc->core_sx);
2592 #else
2593     if (mtx_initialized(&sc->core_mtx)) {
2594         mtx_destroy(&sc->core_mtx);
2595     }
2596 #endif
2597
2598     if (mtx_initialized(&sc->sp_mtx)) {
2599         mtx_destroy(&sc->sp_mtx);
2600     }
2601
2602     if (mtx_initialized(&sc->dmae_mtx)) {
2603         mtx_destroy(&sc->dmae_mtx);
2604     }
2605
2606     if (mtx_initialized(&sc->port.phy_mtx)) {
2607         mtx_destroy(&sc->port.phy_mtx);
2608     }
2609
2610     if (mtx_initialized(&sc->fwmb_mtx)) {
2611         mtx_destroy(&sc->fwmb_mtx);
2612     }
2613
2614     if (mtx_initialized(&sc->print_mtx)) {
2615         mtx_destroy(&sc->print_mtx);
2616     }
2617
2618     if (mtx_initialized(&sc->stats_mtx)) {
2619         mtx_destroy(&sc->stats_mtx);
2620     }
2621
2622     if (mtx_initialized(&sc->mcast_mtx)) {
2623         mtx_destroy(&sc->mcast_mtx);
2624     }
2625 #endif
2626 }
2627
2628 static void
2629 bxe_tx_disable(struct bxe_adapter* sc)
2630 {
2631     if_t ifp = sc->ifp;
2632
2633     /* tell the stack the driver is stopped and TX queue is full */
2634         // TODO: is there a way to do this in this stack? I think it just pauses ...
2635     //if (ifp !=  NULL) {
2636         //if_setdrvflags(ifp, 0);
2637     //}
2638 }
2639
2640 static void
2641 bxe_drv_pulse(struct bxe_adapter *sc)
2642 {
2643     SHMEM_WR(sc, func_mb[SC_FW_MB_IDX(sc)].drv_pulse_mb,
2644              sc->fw_drv_pulse_wr_seq);
2645 }
2646
2647 static inline uint16_t
2648 bxe_tx_avail(struct bxe_adapter *sc,
2649              struct bxe_fastpath *fp)
2650 {
2651     int16_t  used;
2652     uint16_t prod;
2653     uint16_t cons;
2654
2655     prod = fp->tx_bd_prod;
2656     cons = fp->tx_bd_cons;
2657
2658     used = SUB_S16(prod, cons);
2659
2660 #if 0
2661     KASSERT((used < 0), ("used tx bds < 0"));
2662     KASSERT((used > sc->tx_ring_size), ("used tx bds > tx_ring_size"));
2663     KASSERT(((sc->tx_ring_size - used) > MAX_TX_AVAIL),
2664             ("invalid number of tx bds used"));
2665 #endif
2666
2667     return (int16_t)(sc->tx_ring_size) - used;
2668 }
2669
2670 static inline int
2671 bxe_tx_queue_has_work(struct bxe_fastpath *fp)
2672 {
2673     uint16_t hw_cons;
2674
2675     mb(); /* status block fields can change */
2676     hw_cons = le16_to_cpu(*fp->tx_cons_sb);
2677     return (hw_cons != fp->tx_pkt_cons);
2678 }
2679
2680 static inline uint8_t
2681 bxe_has_tx_work(struct bxe_fastpath *fp)
2682 {
2683     /* expand this for multi-cos if ever supported */
2684     return (bxe_tx_queue_has_work(fp)) ? TRUE : FALSE;
2685 }
2686
2687 static inline int
2688 bxe_has_rx_work(struct bxe_fastpath *fp)
2689 {
2690     uint16_t rx_cq_cons_sb;
2691
2692     mb(); /* status block fields can change */
2693     rx_cq_cons_sb = le16_to_cpu(*fp->rx_cq_cons_sb);
2694     if ((rx_cq_cons_sb & RCQ_MAX) == RCQ_MAX)
2695         rx_cq_cons_sb++;
2696     return (fp->rx_cq_cons != rx_cq_cons_sb);
2697 }
2698
2699 static void
2700 bxe_sp_event(struct bxe_adapter    *sc,
2701              struct bxe_fastpath *fp,
2702              union eth_rx_cqe    *rr_cqe)
2703 {
2704 #if 0
2705     int cid = SW_CID(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2706     int command = CQE_CMD(rr_cqe->ramrod_cqe.conn_and_cmd_data);
2707     enum ecore_queue_cmd drv_cmd = ECORE_Q_CMD_MAX;
2708     struct ecore_queue_sp_obj *q_obj = &BXE_SP_OBJ(sc, fp).q_obj;
2709
2710     BLOGD(sc, DBG_SP, "fp=%d cid=%d got ramrod #%d state is %x type is %d\n",
2711           fp->index, cid, command, sc->state, rr_cqe->ramrod_cqe.ramrod_type);
2712
2713 #if 0
2714     /*
2715      * If cid is within VF range, replace the slowpath object with the
2716      * one corresponding to this VF
2717      */
2718     if ((cid >= BXE_FIRST_VF_CID) && (cid < BXE_FIRST_VF_CID + BXE_VF_CIDS)) {
2719         bxe_iov_set_queue_sp_obj(sc, cid, &q_obj);
2720     }
2721 #endif
2722
2723     switch (command) {
2724     case (RAMROD_CMD_ID_ETH_CLIENT_UPDATE):
2725         BLOGD(sc, DBG_SP, "got UPDATE ramrod. CID %d\n", cid);
2726         drv_cmd = ECORE_Q_CMD_UPDATE;
2727         break;
2728
2729     case (RAMROD_CMD_ID_ETH_CLIENT_SETUP):
2730         BLOGD(sc, DBG_SP, "got MULTI[%d] setup ramrod\n", cid);
2731         drv_cmd = ECORE_Q_CMD_SETUP;
2732         break;
2733
2734     case (RAMROD_CMD_ID_ETH_TX_QUEUE_SETUP):
2735         BLOGD(sc, DBG_SP, "got MULTI[%d] tx-only setup ramrod\n", cid);
2736         drv_cmd = ECORE_Q_CMD_SETUP_TX_ONLY;
2737         break;
2738
2739     case (RAMROD_CMD_ID_ETH_HALT):
2740         BLOGD(sc, DBG_SP, "got MULTI[%d] halt ramrod\n", cid);
2741         drv_cmd = ECORE_Q_CMD_HALT;
2742         break;
2743
2744     case (RAMROD_CMD_ID_ETH_TERMINATE):
2745         BLOGD(sc, DBG_SP, "got MULTI[%d] teminate ramrod\n", cid);
2746         drv_cmd = ECORE_Q_CMD_TERMINATE;
2747         break;
2748
2749     case (RAMROD_CMD_ID_ETH_EMPTY):
2750         BLOGD(sc, DBG_SP, "got MULTI[%d] empty ramrod\n", cid);
2751         drv_cmd = ECORE_Q_CMD_EMPTY;
2752         break;
2753
2754     default:
2755         BLOGD(sc, DBG_SP, "ERROR: unexpected MC reply (%d) on fp[%d]\n",
2756               command, fp->index);
2757         return;
2758     }
2759
2760     if ((drv_cmd != ECORE_Q_CMD_MAX) &&
2761         q_obj->complete_cmd(sc, q_obj, drv_cmd)) {
2762         /*
2763          * q_obj->complete_cmd() failure means that this was
2764          * an unexpected completion.
2765          *
2766          * In this case we don't want to increase the sc->spq_left
2767          * because apparently we haven't sent this command the first
2768          * place.
2769          */
2770         // bxe_panic(sc, ("Unexpected SP completion\n"));
2771         return;
2772     }
2773
2774 #if 0
2775     /* SRIOV: reschedule any 'in_progress' operations */
2776     bxe_iov_sp_event(sc, cid, TRUE);
2777 #endif
2778
2779     atomic_add(&sc->cq_spq_left, 1);
2780
2781     BLOGD(sc, DBG_SP, "sc->cq_spq_left 0x%lx\n",
2782           atomic_read(&sc->cq_spq_left));
2783
2784 #if 0
2785     if ((drv_cmd == ECORE_Q_CMD_UPDATE) && (IS_FCOE_FP(fp)) &&
2786         (!!bxe_test_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state))) {
2787         /*
2788          * If Queue update ramrod is completed for last Queue in AFEX VIF set
2789          * flow, then ACK MCP at the end. Mark pending ACK to MCP bit to
2790          * prevent case that both bits are cleared. At the end of load/unload
2791          * driver checks that sp_state is cleared and this order prevents
2792          * races.
2793          */
2794         bxe_set_bit(ECORE_AFEX_PENDING_VIFSET_MCP_ACK, &sc->sp_state);
2795         wmb();
2796         bxe_clear_bit(ECORE_AFEX_FCOE_Q_UPDATE_PENDING, &sc->sp_state);
2797
2798         /* schedule the sp task as MCP ack is required */
2799         bxe_schedule_sp_task(sc);
2800     }
2801 #endif
2802 #endif
2803 }
2804
2805 /*
2806  * The current mbuf is part of an aggregation. Move the mbuf into the TPA
2807  * aggregation queue, put an empty mbuf back onto the receive chain, and mark
2808  * the current aggregation queue as in-progress.
2809  */
2810 static void
2811 bxe_tpa_start(struct bxe_adapter            *sc,
2812               struct bxe_fastpath         *fp,
2813               uint16_t                    queue,
2814               uint16_t                    cons,
2815               uint16_t                    prod,
2816               struct eth_fast_path_rx_cqe *cqe)
2817 {
2818 #if 0
2819     struct bxe_sw_rx_bd tmp_bd;
2820     struct bxe_sw_rx_bd *rx_buf;
2821     struct eth_rx_bd *rx_bd;
2822     int max_agg_queues;
2823     struct bxe_sw_tpa_info *tpa_info = &fp->rx_tpa_info[queue];
2824     uint16_t index;
2825
2826     BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA START "
2827                        "cons=%d prod=%d\n",
2828           fp->index, queue, cons, prod);
2829
2830     max_agg_queues = MAX_AGG_QS(sc);
2831
2832     KASSERT((queue < max_agg_queues),
2833             ("fp[%02d] invalid aggr queue (%d >= %d)!",
2834              fp->index, queue, max_agg_queues));
2835
2836     KASSERT((tpa_info->state == BXE_TPA_STATE_STOP),
2837             ("fp[%02d].tpa[%02d] starting aggr on queue not stopped!",
2838              fp->index, queue));
2839
2840     /* copy the existing mbuf and mapping from the TPA pool */
2841     tmp_bd = tpa_info->bd;
2842
2843     if (tmp_bd.m == NULL) {
2844         BLOGE(sc, "fp[%02d].tpa[%02d] mbuf not allocated!\n",
2845               fp->index, queue);
2846         /* XXX Error handling? */
2847         return;
2848     }
2849
2850     /* change the TPA queue to the start state */
2851     tpa_info->state            = BXE_TPA_STATE_START;
2852     tpa_info->placement_offset = cqe->placement_offset;
2853     tpa_info->parsing_flags    = le16_to_cpu(cqe->pars_flags.flags);
2854     tpa_info->vlan_tag         = le16_to_cpu(cqe->vlan_tag);
2855     tpa_info->len_on_bd        = le16_to_cpu(cqe->len_on_bd);
2856
2857     fp->rx_tpa_queue_used |= (1 << queue);
2858
2859     /*
2860      * If all the buffer descriptors are filled with mbufs then fill in
2861      * the current consumer index with a new BD. Else if a maximum Rx
2862      * buffer limit is imposed then fill in the next producer index.
2863      */
2864     index = (sc->max_rx_bufs != RX_BD_USABLE) ?
2865                 prod : cons;
2866
2867     /* move the received mbuf and mapping to TPA pool */
2868     tpa_info->bd = fp->rx_mbuf_chain[cons];
2869
2870     /* release any existing RX BD mbuf mappings */
2871     if (cons != index) {
2872         rx_buf = &fp->rx_mbuf_chain[cons];
2873
2874         if (rx_buf->m_map != NULL) {
2875             bus_dmamap_sync(fp->rx_mbuf_tag, rx_buf->m_map,
2876                             BUS_DMASYNC_POSTREAD);
2877             bus_dmamap_unload(fp->rx_mbuf_tag, rx_buf->m_map);
2878         }
2879
2880         /*
2881          * We get here when the maximum number of rx buffers is less than
2882          * RX_BD_USABLE. The mbuf is already saved above so it's OK to NULL
2883          * it out here without concern of a memory leak.
2884          */
2885         fp->rx_mbuf_chain[cons].m = NULL;
2886     }
2887
2888     /* update the Rx SW BD with the mbuf info from the TPA pool */
2889     fp->rx_mbuf_chain[index] = tmp_bd;
2890
2891     /* update the Rx BD with the empty mbuf phys address from the TPA pool */
2892     rx_bd = &fp->rx_chain[index];
2893     rx_bd->addr_hi = cpu_to_le32(U64_HI(tpa_info->seg.ds_addr));
2894     rx_bd->addr_lo = cpu_to_le32(U64_LO(tpa_info->seg.ds_addr));
2895 #endif
2896 }
2897 #if 0
2898 /*
2899  * When a TPA aggregation is completed, loop through the individual mbufs
2900  * of the aggregation, combining them into a single mbuf which will be sent
2901  * up the stack. Refill all freed SGEs with mbufs as we go along.
2902  */
2903 static int
2904 bxe_fill_frag_mbuf(struct bxe_adapter          *sc,
2905                    struct bxe_fastpath       *fp,
2906                    struct bxe_sw_tpa_info    *tpa_info,
2907                    uint16_t                  queue,
2908                    uint16_t                  pages,
2909                    struct mbuf               *m,
2910                                struct eth_end_agg_rx_cqe *cqe,
2911                    uint16_t                  cqe_idx)
2912 {
2913     struct mbuf *m_frag;
2914     uint32_t frag_len, frag_size, i;
2915     uint16_t sge_idx;
2916     int rc = 0;
2917     int j;
2918
2919     frag_size = le16_to_cpu(cqe->pkt_len) - tpa_info->len_on_bd;
2920
2921     BLOGD(sc, DBG_LRO,
2922           "fp[%02d].tpa[%02d] TPA fill len_on_bd=%d frag_size=%d pages=%d\n",
2923           fp->index, queue, tpa_info->len_on_bd, frag_size, pages);
2924
2925     /* make sure the aggregated frame is not too big to handle */
2926     if (pages > 8 * PAGES_PER_SGE) {
2927         BLOGE(sc, "fp[%02d].sge[0x%04x] has too many pages (%d)! "
2928                   "pkt_len=%d len_on_bd=%d frag_size=%d\n",
2929               fp->index, cqe_idx, pages, le16_to_cpu(cqe->pkt_len),
2930               tpa_info->len_on_bd, frag_size);
2931         bxe_panic(sc, ("sge page count error\n"));
2932         return (EINVAL);
2933     }
2934
2935     /*
2936      * Scan through the scatter gather list pulling individual mbufs into a
2937      * single mbuf for the host stack.
2938      */
2939     for (i = 0, j = 0; i < pages; i += PAGES_PER_SGE, j++) {
2940         sge_idx = RX_SGE(le16_to_cpu(cqe->sgl_or_raw_data.sgl[j]));
2941
2942         /*
2943          * Firmware gives the indices of the SGE as if the ring is an array
2944          * (meaning that the "next" element will consume 2 indices).
2945          */
2946         frag_len = MIN(frag_size, (uint32_t)(SGE_PAGES));
2947
2948         BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA fill i=%d j=%d "
2949                            "sge_idx=%d frag_size=%d frag_len=%d\n",
2950               fp->index, queue, i, j, sge_idx, frag_size, frag_len);
2951
2952         m_frag = fp->rx_sge_mbuf_chain[sge_idx].m;
2953
2954         /* allocate a new mbuf for the SGE */
2955         rc = bxe_alloc_rx_sge_mbuf(fp, sge_idx);
2956         if (rc) {
2957             /* Leave all remaining SGEs in the ring! */
2958             return (rc);
2959         }
2960
2961         /* update the fragment length */
2962         m_frag->m_len = frag_len;
2963
2964         /* concatenate the fragment to the head mbuf */
2965         m_cat(m, m_frag);
2966         fp->eth_q_stats.mbuf_alloc_sge--;
2967
2968         /* update the TPA mbuf size and remaining fragment size */
2969         m->m_pkthdr.len += frag_len;
2970         frag_size -= frag_len;
2971     }
2972
2973     BLOGD(sc, DBG_LRO,
2974           "fp[%02d].tpa[%02d] TPA fill done frag_size=%d\n",
2975           fp->index, queue, frag_size);
2976
2977     return (rc);
2978 }
2979 #endif
2980 static inline void
2981 bxe_clear_sge_mask_next_elems(struct bxe_fastpath *fp)
2982 {
2983     int i, j;
2984
2985     for (i = 1; i <= RX_SGE_NUM_PAGES; i++) {
2986         int idx = RX_SGE_TOTAL_PER_PAGE * i - 1;
2987
2988         for (j = 0; j < 2; j++) {
2989             BIT_VEC64_CLEAR_BIT(fp->sge_mask, idx);
2990             idx--;
2991         }
2992     }
2993 }
2994
2995 static inline void
2996 bxe_init_sge_ring_bit_mask(struct bxe_fastpath *fp)
2997 {
2998     /* set the mask to all 1's, it's faster to compare to 0 than to 0xf's */
2999     memset(fp->sge_mask, 0xff, sizeof(fp->sge_mask));
3000
3001     /*
3002      * Clear the two last indices in the page to 1. These are the indices that
3003      * correspond to the "next" element, hence will never be indicated and
3004      * should be removed from the calculations.
3005      */
3006     bxe_clear_sge_mask_next_elems(fp);
3007 }
3008
3009 static inline void
3010 bxe_update_last_max_sge(struct bxe_fastpath *fp,
3011                         uint16_t            idx)
3012 {
3013     uint16_t last_max = fp->last_max_sge;
3014
3015     if (SUB_S16(idx, last_max) > 0) {
3016         fp->last_max_sge = idx;
3017     }
3018 }
3019
3020 static inline void
3021 bxe_update_sge_prod(struct bxe_adapter          *sc,
3022                     struct bxe_fastpath       *fp,
3023                     uint16_t                  sge_len,
3024                     struct eth_end_agg_rx_cqe *cqe)
3025 {
3026     uint16_t last_max, last_elem, first_elem;
3027     uint16_t delta = 0;
3028     uint16_t i;
3029
3030     if (!sge_len) {
3031         return;
3032     }
3033
3034     /* first mark all used pages */
3035     for (i = 0; i < sge_len; i++) {
3036         BIT_VEC64_CLEAR_BIT(fp->sge_mask,
3037                             RX_SGE(le16_to_cpu(cqe->sgl_or_raw_data.sgl[i])));
3038     }
3039
3040     BLOGD(sc, DBG_LRO,
3041           "fp[%02d] fp_cqe->sgl[%d] = %d\n",
3042           fp->index, sge_len - 1,
3043           le16_to_cpu(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3044
3045     /* assume that the last SGE index is the biggest */
3046     bxe_update_last_max_sge(fp,
3047                             le16_to_cpu(cqe->sgl_or_raw_data.sgl[sge_len - 1]));
3048
3049     last_max = RX_SGE(fp->last_max_sge);
3050     last_elem = last_max >> BIT_VEC64_ELEM_SHIFT;
3051     first_elem = RX_SGE(fp->rx_sge_prod) >> BIT_VEC64_ELEM_SHIFT;
3052
3053     /* if ring is not full */
3054     if (last_elem + 1 != first_elem) {
3055         last_elem++;
3056     }
3057
3058     /* now update the prod */
3059     for (i = first_elem; i != last_elem; i = RX_SGE_NEXT_MASK_ELEM(i)) {
3060         if (fp->sge_mask[i]) {
3061             break;
3062         }
3063
3064         fp->sge_mask[i] = BIT_VEC64_ELEM_ONE_MASK;
3065         delta += BIT_VEC64_ELEM_SZ;
3066     }
3067
3068     if (delta > 0) {
3069         fp->rx_sge_prod += delta;
3070         /* clear page-end entries */
3071         bxe_clear_sge_mask_next_elems(fp);
3072     }
3073
3074     BLOGD(sc, DBG_LRO,
3075           "fp[%02d] fp->last_max_sge=%d fp->rx_sge_prod=%d\n",
3076           fp->index, fp->last_max_sge, fp->rx_sge_prod);
3077 }
3078
3079 /*
3080  * The aggregation on the current TPA queue has completed. Pull the individual
3081  * mbuf fragments together into a single mbuf, perform all necessary checksum
3082  * calculations, and send the resuting mbuf to the stack.
3083  */
3084 static void
3085 bxe_tpa_stop(struct bxe_adapter          *sc,
3086              struct bxe_fastpath       *fp,
3087              struct bxe_sw_tpa_info    *tpa_info,
3088              uint16_t                  queue,
3089              uint16_t                  pages,
3090                          struct eth_end_agg_rx_cqe *cqe,
3091              uint16_t                  cqe_idx)
3092 {
3093 #if 0
3094     if_t ifp = sc->ifp;
3095     struct mbuf *m;
3096     int rc = 0;
3097
3098     BLOGD(sc, DBG_LRO,
3099           "fp[%02d].tpa[%02d] pad=%d pkt_len=%d pages=%d vlan=%d\n",
3100           fp->index, queue, tpa_info->placement_offset,
3101           le16_to_cpu(cqe->pkt_len), pages, tpa_info->vlan_tag);
3102
3103     m = tpa_info->bd.m;
3104
3105     /* allocate a replacement before modifying existing mbuf */
3106     rc = bxe_alloc_rx_tpa_mbuf(fp, queue);
3107     if (rc) {
3108         /* drop the frame and log an error */
3109         fp->eth_q_stats.rx_soft_errors++;
3110         goto bxe_tpa_stop_exit;
3111     }
3112
3113     /* we have a replacement, fixup the current mbuf */
3114     m_adj(m, tpa_info->placement_offset);
3115     m->m_pkthdr.len = m->m_len = tpa_info->len_on_bd;
3116
3117     /* mark the checksums valid (taken care of by the firmware) */
3118     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3119     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3120     m->m_pkthdr.csum_data = 0xffff;
3121     m->m_pkthdr.csum_flags |= (CSUM_IP_CHECKED |
3122                                CSUM_IP_VALID   |
3123                                CSUM_DATA_VALID |
3124                                CSUM_PSEUDO_HDR);
3125
3126     /* aggregate all of the SGEs into a single mbuf */
3127     rc = bxe_fill_frag_mbuf(sc, fp, tpa_info, queue, pages, m, cqe, cqe_idx);
3128     if (rc) {
3129         /* drop the packet and log an error */
3130         fp->eth_q_stats.rx_soft_errors++;
3131         m_freem(m);
3132     } else {
3133         if (tpa_info->parsing_flags & PARSING_FLAGS_VLAN) {
3134             m->m_pkthdr.ether_vtag = tpa_info->vlan_tag;
3135             m->m_flags |= M_VLANTAG;
3136         }
3137
3138         /* assign packet to this interface interface */
3139         if_setrcvif(m, ifp);
3140
3141 #if __FreeBSD_version >= 800000
3142         /* specify what RSS queue was used for this flow */
3143         m->m_pkthdr.flowid = fp->index;
3144         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3145 #endif
3146
3147         if_inc_counter(ifp, IFCOUNTER_IPACKETS, 1);
3148         fp->eth_q_stats.rx_tpa_pkts++;
3149
3150         /* pass the frame to the stack */
3151         if_input(ifp, m);
3152     }
3153
3154     /* we passed an mbuf up the stack or dropped the frame */
3155     fp->eth_q_stats.mbuf_alloc_tpa--;
3156
3157 bxe_tpa_stop_exit:
3158
3159     fp->rx_tpa_info[queue].state = BXE_TPA_STATE_STOP;
3160     fp->rx_tpa_queue_used &= ~(1 << queue);
3161 #endif
3162 }
3163
3164 static uint8_t
3165 bxe_rxeof(struct bxe_adapter    *sc,
3166           struct bxe_fastpath *fp)
3167 {
3168         return 0xaa;
3169 #if 0
3170     if_t ifp = sc->ifp;
3171     uint16_t bd_cons, bd_prod, bd_prod_fw, comp_ring_cons;
3172     uint16_t hw_cq_cons, sw_cq_cons, sw_cq_prod;
3173     int rx_pkts = 0;
3174     int rc;
3175
3176     BXE_FP_RX_LOCK(fp);
3177
3178     /* CQ "next element" is of the size of the regular element */
3179     hw_cq_cons = le16_to_cpu(*fp->rx_cq_cons_sb);
3180     if ((hw_cq_cons & RCQ_USABLE_PER_PAGE) == RCQ_USABLE_PER_PAGE) {
3181         hw_cq_cons++;
3182     }
3183
3184     bd_cons = fp->rx_bd_cons;
3185     bd_prod = fp->rx_bd_prod;
3186     bd_prod_fw = bd_prod;
3187     sw_cq_cons = fp->rx_cq_cons;
3188     sw_cq_prod = fp->rx_cq_prod;
3189
3190     /*
3191      * Memory barrier necessary as speculative reads of the rx
3192      * buffer can be ahead of the index in the status block
3193      */
3194     rmb();
3195
3196     BLOGD(sc, DBG_RX,
3197           "fp[%02d] Rx START hw_cq_cons=%u sw_cq_cons=%u\n",
3198           fp->index, hw_cq_cons, sw_cq_cons);
3199
3200     while (sw_cq_cons != hw_cq_cons) {
3201         struct bxe_sw_rx_bd *rx_buf = NULL;
3202         union eth_rx_cqe *cqe;
3203         struct eth_fast_path_rx_cqe *cqe_fp;
3204         uint8_t cqe_fp_flags;
3205         enum eth_rx_cqe_type cqe_fp_type;
3206         uint16_t len, pad;
3207         struct mbuf *m = NULL;
3208
3209         comp_ring_cons = RCQ(sw_cq_cons);
3210         bd_prod = RX_BD(bd_prod);
3211         bd_cons = RX_BD(bd_cons);
3212
3213         cqe          = &fp->rcq_chain[comp_ring_cons];
3214         cqe_fp       = &cqe->fast_path_cqe;
3215         cqe_fp_flags = cqe_fp->type_error_flags;
3216         cqe_fp_type  = cqe_fp_flags & ETH_FAST_PATH_RX_CQE_TYPE;
3217
3218         BLOGD(sc, DBG_RX,
3219               "fp[%02d] Rx hw_cq_cons=%d hw_sw_cons=%d "
3220               "BD prod=%d cons=%d CQE type=0x%x err=0x%x "
3221               "status=0x%x rss_hash=0x%x vlan=0x%x len=%u\n",
3222               fp->index,
3223               hw_cq_cons,
3224               sw_cq_cons,
3225               bd_prod,
3226               bd_cons,
3227               CQE_TYPE(cqe_fp_flags),
3228               cqe_fp_flags,
3229               cqe_fp->status_flags,
3230               le32_to_cpu(cqe_fp->rss_hash_result),
3231               le16_to_cpu(cqe_fp->vlan_tag),
3232               le16_to_cpu(cqe_fp->pkt_len_or_gro_seg_len));
3233
3234         /* is this a slowpath msg? */
3235         if (__predict_false(CQE_TYPE_SLOW(cqe_fp_type))) {
3236             bxe_sp_event(sc, fp, cqe);
3237             goto next_cqe;
3238         }
3239
3240         rx_buf = &fp->rx_mbuf_chain[bd_cons];
3241
3242         if (!CQE_TYPE_FAST(cqe_fp_type)) {
3243             struct bxe_sw_tpa_info *tpa_info;
3244             uint16_t frag_size, pages;
3245             uint8_t queue;
3246
3247 #if 0
3248             /* sanity check */
3249             if (!fp->tpa_enable &&
3250                 (CQE_TYPE_START(cqe_fp_type) || CQE_TYPE_STOP(cqe_fp_type))) {
3251                 BLOGE(sc, "START/STOP packet while !tpa_enable type (0x%x)\n",
3252                       CQE_TYPE(cqe_fp_type));
3253             }
3254 #endif
3255
3256             if (CQE_TYPE_START(cqe_fp_type)) {
3257                 bxe_tpa_start(sc, fp, cqe_fp->queue_index,
3258                               bd_cons, bd_prod, cqe_fp);
3259                 m = NULL; /* packet not ready yet */
3260                 goto next_rx;
3261             }
3262
3263             KASSERT(CQE_TYPE_STOP(cqe_fp_type),
3264                     ("CQE type is not STOP! (0x%x)\n", cqe_fp_type));
3265
3266             queue = cqe->end_agg_cqe.queue_index;
3267             tpa_info = &fp->rx_tpa_info[queue];
3268
3269             BLOGD(sc, DBG_LRO, "fp[%02d].tpa[%02d] TPA STOP\n",
3270                   fp->index, queue);
3271
3272             frag_size = (le16_to_cpu(cqe->end_agg_cqe.pkt_len) -
3273                          tpa_info->len_on_bd);
3274             pages = SGE_PAGE_ALIGN(frag_size) >> SGE_PAGE_SHIFT;
3275
3276             bxe_tpa_stop(sc, fp, tpa_info, queue, pages,
3277                          &cqe->end_agg_cqe, comp_ring_cons);
3278
3279             bxe_update_sge_prod(sc, fp, pages, &cqe->end_agg_cqe);
3280
3281             goto next_cqe;
3282         }
3283
3284         /* non TPA */
3285
3286         /* is this an error packet? */
3287         if (__predict_false(cqe_fp_flags &
3288                             ETH_FAST_PATH_RX_CQE_PHY_DECODE_ERR_FLG)) {
3289             BLOGE(sc, "flags 0x%x rx packet %u\n", cqe_fp_flags, sw_cq_cons);
3290             fp->eth_q_stats.rx_soft_errors++;
3291             goto next_rx;
3292         }
3293
3294         len = le16_to_cpu(cqe_fp->pkt_len_or_gro_seg_len);
3295         pad = cqe_fp->placement_offset;
3296
3297         m = rx_buf->m;
3298
3299         if (__predict_false(m == NULL)) {
3300             BLOGE(sc, "No mbuf in rx chain descriptor %d for fp[%02d]\n",
3301                   bd_cons, fp->index);
3302             goto next_rx;
3303         }
3304
3305         /* XXX double copy if packet length under a threshold */
3306
3307         /*
3308          * If all the buffer descriptors are filled with mbufs then fill in
3309          * the current consumer index with a new BD. Else if a maximum Rx
3310          * buffer limit is imposed then fill in the next producer index.
3311          */
3312         rc = bxe_alloc_rx_bd_mbuf(fp, bd_cons,
3313                                   (sc->max_rx_bufs != RX_BD_USABLE) ?
3314                                       bd_prod : bd_cons);
3315         if (rc != 0) {
3316             BLOGE(sc, "mbuf alloc fail for fp[%02d] rx chain (%d)\n",
3317                   fp->index, rc);
3318             fp->eth_q_stats.rx_soft_errors++;
3319
3320             if (sc->max_rx_bufs != RX_BD_USABLE) {
3321                 /* copy this consumer index to the producer index */
3322                 memcpy(&fp->rx_mbuf_chain[bd_prod], rx_buf,
3323                        sizeof(struct bxe_sw_rx_bd));
3324                 memset(rx_buf, 0, sizeof(struct bxe_sw_rx_bd));
3325             }
3326
3327             goto next_rx;
3328         }
3329
3330         /* current mbuf was detached from the bd */
3331         fp->eth_q_stats.mbuf_alloc_rx--;
3332
3333         /* we allocated a replacement mbuf, fixup the current one */
3334         m_adj(m, pad);
3335         m->m_pkthdr.len = m->m_len = len;
3336
3337         /* assign packet to this interface interface */
3338         if_setrcvif(m, ifp);
3339
3340         /* assume no hardware checksum has complated */
3341         m->m_pkthdr.csum_flags = 0;
3342
3343         /* validate checksum if offload enabled */
3344         if (if_getcapenable(ifp) & IFCAP_RXCSUM) {
3345             /* check for a valid IP frame */
3346             if (!(cqe->fast_path_cqe.status_flags &
3347                   ETH_FAST_PATH_RX_CQE_IP_XSUM_NO_VALIDATION_FLG)) {
3348                 m->m_pkthdr.csum_flags |= CSUM_IP_CHECKED;
3349                 if (__predict_false(cqe_fp_flags &
3350                                     ETH_FAST_PATH_RX_CQE_IP_BAD_XSUM_FLG)) {
3351                     fp->eth_q_stats.rx_hw_csum_errors++;
3352                 } else {
3353                     fp->eth_q_stats.rx_ofld_frames_csum_ip++;
3354                     m->m_pkthdr.csum_flags |= CSUM_IP_VALID;
3355                 }
3356             }
3357
3358             /* check for a valid TCP/UDP frame */
3359             if (!(cqe->fast_path_cqe.status_flags &
3360                   ETH_FAST_PATH_RX_CQE_L4_XSUM_NO_VALIDATION_FLG)) {
3361                 if (__predict_false(cqe_fp_flags &
3362                                     ETH_FAST_PATH_RX_CQE_L4_BAD_XSUM_FLG)) {
3363                     fp->eth_q_stats.rx_hw_csum_errors++;
3364                 } else {
3365                     fp->eth_q_stats.rx_ofld_frames_csum_tcp_udp++;
3366                     m->m_pkthdr.csum_data = 0xFFFF;
3367                     m->m_pkthdr.csum_flags |= (CSUM_DATA_VALID |
3368                                                CSUM_PSEUDO_HDR);
3369                 }
3370             }
3371         }
3372
3373         /* if there is a VLAN tag then flag that info */
3374         if (cqe->fast_path_cqe.pars_flags.flags & PARSING_FLAGS_VLAN) {
3375             m->m_pkthdr.ether_vtag = cqe->fast_path_cqe.vlan_tag;
3376             m->m_flags |= M_VLANTAG;
3377         }
3378
3379 #if __FreeBSD_version >= 800000
3380         /* specify what RSS queue was used for this flow */
3381         m->m_pkthdr.flowid = fp->index;
3382         M_HASHTYPE_SET(m, M_HASHTYPE_OPAQUE);
3383 #endif
3384
3385 next_rx:
3386
3387         bd_cons    = RX_BD_NEXT(bd_cons);
3388         bd_prod    = RX_BD_NEXT(bd_prod);
3389         bd_prod_fw = RX_BD_NEXT(bd_prod_fw);
3390
3391         /* pass the frame to the stack */
3392         if (m != NULL) {
3393             if_inc_counter(ifp, IFCOUNTER_IPACKETS, 1);
3394             rx_pkts++;
3395             if_input(ifp, m);
3396         }
3397
3398 next_cqe:
3399
3400         sw_cq_prod = RCQ_NEXT(sw_cq_prod);
3401         sw_cq_cons = RCQ_NEXT(sw_cq_cons);
3402
3403         /* limit spinning on the queue */
3404         if (rx_pkts == sc->rx_budget) {
3405             fp->eth_q_stats.rx_budget_reached++;
3406             break;
3407         }
3408     } /* while work to do */
3409
3410     fp->rx_bd_cons = bd_cons;
3411     fp->rx_bd_prod = bd_prod_fw;
3412     fp->rx_cq_cons = sw_cq_cons;
3413     fp->rx_cq_prod = sw_cq_prod;
3414
3415     /* Update producers */
3416     bxe_update_rx_prod(sc, fp, bd_prod_fw, sw_cq_prod, fp->rx_sge_prod);
3417
3418     fp->eth_q_stats.rx_pkts += rx_pkts;
3419     fp->eth_q_stats.rx_calls++;
3420
3421     BXE_FP_RX_UNLOCK(fp);
3422
3423     return (sw_cq_cons != hw_cq_cons);
3424 #endif
3425 }
3426
3427 static uint16_t
3428 bxe_free_tx_pkt(struct bxe_adapter    *sc,
3429                 struct bxe_fastpath *fp,
3430                 uint16_t            idx)
3431 {
3432         return 0xaa;
3433 #if 0
3434     struct bxe_sw_tx_bd *tx_buf = &fp->tx_mbuf_chain[idx];
3435     struct eth_tx_start_bd *tx_start_bd;
3436     uint16_t bd_idx = TX_BD(tx_buf->first_bd);
3437     uint16_t new_cons;
3438     int nbd;
3439
3440     /* unmap the mbuf from non-paged memory */
3441     bus_dmamap_unload(fp->tx_mbuf_tag, tx_buf->m_map);
3442
3443     tx_start_bd = &fp->tx_chain[bd_idx].start_bd;
3444     nbd = le16_to_cpu(tx_start_bd->nbd) - 1;
3445     // this #if 0 was already here in fbsd
3446 #if 0
3447     if ((nbd - 1) > (MAX_MBUF_FRAGS + 2)) {
3448         bxe_panic(sc, ("BAD nbd!\n"));
3449     }
3450 #endif
3451
3452     new_cons = (tx_buf->first_bd + nbd);
3453     // this #if 0 was already here in fbsd
3454 #if 0
3455     struct eth_tx_bd *tx_data_bd;
3456
3457     /*
3458      * The following code doesn't do anything but is left here
3459      * for clarity on what the new value of new_cons skipped.
3460      */
3461
3462     /* get the next bd */
3463     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3464
3465     /* skip the parse bd */
3466     --nbd;
3467     bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3468
3469     /* skip the TSO split header bd since they have no mapping */
3470     if (tx_buf->flags & BXE_TSO_SPLIT_BD) {
3471         --nbd;
3472         bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3473     }
3474
3475     /* now free frags */
3476     while (nbd > 0) {
3477         tx_data_bd = &fp->tx_chain[bd_idx].reg_bd;
3478         if (--nbd) {
3479             bd_idx = TX_BD(TX_BD_NEXT(bd_idx));
3480         }
3481     }
3482 #endif
3483
3484     /* free the mbuf */
3485     if (tx_buf->m != NULL) {
3486         m_freem(tx_buf->m);
3487         fp->eth_q_stats.mbuf_alloc_tx--;
3488     } else {
3489         fp->eth_q_stats.tx_chain_lost_mbuf++;
3490     }
3491
3492     tx_buf->m = NULL;
3493     tx_buf->first_bd = 0;
3494
3495     return (new_cons);
3496 #endif
3497 }
3498
3499 /* transmit timeout watchdog */
3500 static int
3501 bxe_watchdog(struct bxe_adapter    *sc,
3502              struct bxe_fastpath *fp)
3503 {
3504     BXE_FP_TX_LOCK(fp);
3505
3506     if ((fp->watchdog_timer == 0) || (--fp->watchdog_timer)) {
3507         BXE_FP_TX_UNLOCK(fp);
3508         return (0);
3509     }
3510
3511     BLOGE(sc, "TX watchdog timeout on fp[%02d], resetting!\n", fp->index);
3512
3513     BXE_FP_TX_UNLOCK(fp);
3514
3515     atomic_set(&sc->chip_tq_flags, CHIP_TQ_REINIT);
3516     taskqueue_enqueue(sc->chip_tq, &sc->chip_tq_task);
3517     return (-1);
3518 }
3519
3520 /* processes transmit completions */
3521 static uint8_t
3522 bxe_txeof(struct bxe_adapter    *sc,
3523           struct bxe_fastpath *fp)
3524 {
3525         return 0xaa;
3526 #if 0
3527     if_t ifp = sc->ifp;
3528     uint16_t bd_cons, hw_cons, sw_cons, pkt_cons;
3529     uint16_t tx_bd_avail;
3530
3531     BXE_FP_TX_LOCK_ASSERT(fp);
3532
3533     bd_cons = fp->tx_bd_cons;
3534     hw_cons = le16_to_cpu(*fp->tx_cons_sb);
3535     sw_cons = fp->tx_pkt_cons;
3536
3537     while (sw_cons != hw_cons) {
3538         pkt_cons = TX_BD(sw_cons);
3539
3540         BLOGD(sc, DBG_TX,
3541               "TX: fp[%d]: hw_cons=%u sw_