BNX2X: 9ns device infrastructure
[akaros.git] / kern / drivers / net / bnx2x / bnx2x_reg.h
1 /* bnx2x_reg.h: Broadcom Everest network driver.
2  *
3  * Copyright (c) 2007-2013 Broadcom Corporation
4  *
5  * This program is free software; you can redistribute it and/or modify
6  * it under the terms of the GNU General Public License as published by
7  * the Free Software Foundation.
8  *
9  * The registers description starts with the register Access type followed
10  * by size in bits. For example [RW 32]. The access types are:
11  * R  - Read only
12  * RC - Clear on read
13  * RW - Read/Write
14  * ST - Statistics register (clear on read)
15  * W  - Write only
16  * WB - Wide bus register - the size is over 32 bits and it should be
17  *      read/write in consecutive 32 bits accesses
18  * WR - Write Clear (write 1 to clear the bit)
19  *
20  */
21 #ifndef BNX2X_REG_H
22 #define BNX2X_REG_H
23
24 #define ATC_ATC_INT_STS_REG_ADDRESS_ERROR                        (0x1<<0)
25 #define ATC_ATC_INT_STS_REG_ATC_GPA_MULTIPLE_HITS                (0x1<<2)
26 #define ATC_ATC_INT_STS_REG_ATC_IREQ_LESS_THAN_STU               (0x1<<5)
27 #define ATC_ATC_INT_STS_REG_ATC_RCPL_TO_EMPTY_CNT                (0x1<<3)
28 #define ATC_ATC_INT_STS_REG_ATC_TCPL_ERROR                       (0x1<<4)
29 #define ATC_ATC_INT_STS_REG_ATC_TCPL_TO_NOT_PEND                 (0x1<<1)
30 /* [RW 1] Initiate the ATC array - reset all the valid bits */
31 #define ATC_REG_ATC_INIT_ARRAY                                   0x1100b8
32 /* [R 1] ATC initalization done */
33 #define ATC_REG_ATC_INIT_DONE                                    0x1100bc
34 /* [RC 6] Interrupt register #0 read clear */
35 #define ATC_REG_ATC_INT_STS_CLR                                  0x1101c0
36 /* [RW 5] Parity mask register #0 read/write */
37 #define ATC_REG_ATC_PRTY_MASK                                    0x1101d8
38 /* [R 5] Parity register #0 read */
39 #define ATC_REG_ATC_PRTY_STS                                     0x1101cc
40 /* [RC 5] Parity register #0 read clear */
41 #define ATC_REG_ATC_PRTY_STS_CLR                                 0x1101d0
42 /* [RW 19] Interrupt mask register #0 read/write */
43 #define BRB1_REG_BRB1_INT_MASK                                   0x60128
44 /* [R 19] Interrupt register #0 read */
45 #define BRB1_REG_BRB1_INT_STS                                    0x6011c
46 /* [RW 4] Parity mask register #0 read/write */
47 #define BRB1_REG_BRB1_PRTY_MASK                                  0x60138
48 /* [R 4] Parity register #0 read */
49 #define BRB1_REG_BRB1_PRTY_STS                                   0x6012c
50 /* [RC 4] Parity register #0 read clear */
51 #define BRB1_REG_BRB1_PRTY_STS_CLR                               0x60130
52 /* [RW 10] At address BRB1_IND_FREE_LIST_PRS_CRDT initialize free head. At
53  * address BRB1_IND_FREE_LIST_PRS_CRDT+1 initialize free tail. At address
54  * BRB1_IND_FREE_LIST_PRS_CRDT+2 initialize parser initial credit. Warning -
55  * following reset the first rbc access to this reg must be write; there can
56  * be no more rbc writes after the first one; there can be any number of rbc
57  * read following the first write; rbc access not following these rules will
58  * result in hang condition. */
59 #define BRB1_REG_FREE_LIST_PRS_CRDT                              0x60200
60 /* [RW 10] The number of free blocks below which the full signal to class 0
61  * is asserted */
62 #define BRB1_REG_FULL_0_XOFF_THRESHOLD_0                         0x601d0
63 #define BRB1_REG_FULL_0_XOFF_THRESHOLD_1                         0x60230
64 /* [RW 11] The number of free blocks above which the full signal to class 0
65  * is de-asserted */
66 #define BRB1_REG_FULL_0_XON_THRESHOLD_0                          0x601d4
67 #define BRB1_REG_FULL_0_XON_THRESHOLD_1                          0x60234
68 /* [RW 11] The number of free blocks below which the full signal to class 1
69  * is asserted */
70 #define BRB1_REG_FULL_1_XOFF_THRESHOLD_0                         0x601d8
71 #define BRB1_REG_FULL_1_XOFF_THRESHOLD_1                         0x60238
72 /* [RW 11] The number of free blocks above which the full signal to class 1
73  * is de-asserted */
74 #define BRB1_REG_FULL_1_XON_THRESHOLD_0                          0x601dc
75 #define BRB1_REG_FULL_1_XON_THRESHOLD_1                          0x6023c
76 /* [RW 11] The number of free blocks below which the full signal to the LB
77  * port is asserted */
78 #define BRB1_REG_FULL_LB_XOFF_THRESHOLD                          0x601e0
79 /* [RW 10] The number of free blocks above which the full signal to the LB
80  * port is de-asserted */
81 #define BRB1_REG_FULL_LB_XON_THRESHOLD                           0x601e4
82 /* [RW 10] The number of free blocks above which the High_llfc signal to
83    interface #n is de-asserted. */
84 #define BRB1_REG_HIGH_LLFC_HIGH_THRESHOLD_0                      0x6014c
85 /* [RW 10] The number of free blocks below which the High_llfc signal to
86    interface #n is asserted. */
87 #define BRB1_REG_HIGH_LLFC_LOW_THRESHOLD_0                       0x6013c
88 /* [RW 11] The number of blocks guarantied for the LB port */
89 #define BRB1_REG_LB_GUARANTIED                                   0x601ec
90 /* [RW 11] The hysteresis on the guarantied buffer space for the Lb port
91  * before signaling XON. */
92 #define BRB1_REG_LB_GUARANTIED_HYST                              0x60264
93 /* [RW 24] LL RAM data. */
94 #define BRB1_REG_LL_RAM                                          0x61000
95 /* [RW 10] The number of free blocks above which the Low_llfc signal to
96    interface #n is de-asserted. */
97 #define BRB1_REG_LOW_LLFC_HIGH_THRESHOLD_0                       0x6016c
98 /* [RW 10] The number of free blocks below which the Low_llfc signal to
99    interface #n is asserted. */
100 #define BRB1_REG_LOW_LLFC_LOW_THRESHOLD_0                        0x6015c
101 /* [RW 11] The number of blocks guarantied for class 0 in MAC 0. The
102  * register is applicable only when per_class_guaranty_mode is set. */
103 #define BRB1_REG_MAC_0_CLASS_0_GUARANTIED                        0x60244
104 /* [RW 11] The hysteresis on the guarantied buffer space for class 0 in MAC
105  * 1 before signaling XON. The register is applicable only when
106  * per_class_guaranty_mode is set. */
107 #define BRB1_REG_MAC_0_CLASS_0_GUARANTIED_HYST                   0x60254
108 /* [RW 11] The number of blocks guarantied for class 1 in MAC 0. The
109  * register is applicable only when per_class_guaranty_mode is set. */
110 #define BRB1_REG_MAC_0_CLASS_1_GUARANTIED                        0x60248
111 /* [RW 11] The hysteresis on the guarantied buffer space for class 1in MAC 0
112  * before signaling XON. The register is applicable only when
113  * per_class_guaranty_mode is set. */
114 #define BRB1_REG_MAC_0_CLASS_1_GUARANTIED_HYST                   0x60258
115 /* [RW 11] The number of blocks guarantied for class 0in MAC1.The register
116  * is applicable only when per_class_guaranty_mode is set. */
117 #define BRB1_REG_MAC_1_CLASS_0_GUARANTIED                        0x6024c
118 /* [RW 11] The hysteresis on the guarantied buffer space for class 0 in MAC
119  * 1 before signaling XON. The register is applicable only when
120  * per_class_guaranty_mode is set. */
121 #define BRB1_REG_MAC_1_CLASS_0_GUARANTIED_HYST                   0x6025c
122 /* [RW 11] The number of blocks guarantied for class 1 in MAC 1. The
123  * register is applicable only when per_class_guaranty_mode is set. */
124 #define BRB1_REG_MAC_1_CLASS_1_GUARANTIED                        0x60250
125 /* [RW 11] The hysteresis on the guarantied buffer space for class 1 in MAC
126  * 1 before signaling XON. The register is applicable only when
127  * per_class_guaranty_mode is set. */
128 #define BRB1_REG_MAC_1_CLASS_1_GUARANTIED_HYST                   0x60260
129 /* [RW 11] The number of blocks guarantied for the MAC port. The register is
130  * applicable only when per_class_guaranty_mode is reset. */
131 #define BRB1_REG_MAC_GUARANTIED_0                                0x601e8
132 #define BRB1_REG_MAC_GUARANTIED_1                                0x60240
133 /* [R 24] The number of full blocks. */
134 #define BRB1_REG_NUM_OF_FULL_BLOCKS                              0x60090
135 /* [ST 32] The number of cycles that the write_full signal towards MAC #0
136    was asserted. */
137 #define BRB1_REG_NUM_OF_FULL_CYCLES_0                            0x600c8
138 #define BRB1_REG_NUM_OF_FULL_CYCLES_1                            0x600cc
139 #define BRB1_REG_NUM_OF_FULL_CYCLES_4                            0x600d8
140 /* [ST 32] The number of cycles that the pause signal towards MAC #0 was
141    asserted. */
142 #define BRB1_REG_NUM_OF_PAUSE_CYCLES_0                           0x600b8
143 #define BRB1_REG_NUM_OF_PAUSE_CYCLES_1                           0x600bc
144 /* [RW 10] The number of free blocks below which the pause signal to class 0
145  * is asserted */
146 #define BRB1_REG_PAUSE_0_XOFF_THRESHOLD_0                        0x601c0
147 #define BRB1_REG_PAUSE_0_XOFF_THRESHOLD_1                        0x60220
148 /* [RW 11] The number of free blocks above which the pause signal to class 0
149  * is de-asserted */
150 #define BRB1_REG_PAUSE_0_XON_THRESHOLD_0                         0x601c4
151 #define BRB1_REG_PAUSE_0_XON_THRESHOLD_1                         0x60224
152 /* [RW 11] The number of free blocks below which the pause signal to class 1
153  * is asserted */
154 #define BRB1_REG_PAUSE_1_XOFF_THRESHOLD_0                        0x601c8
155 #define BRB1_REG_PAUSE_1_XOFF_THRESHOLD_1                        0x60228
156 /* [RW 11] The number of free blocks above which the pause signal to class 1
157  * is de-asserted */
158 #define BRB1_REG_PAUSE_1_XON_THRESHOLD_0                         0x601cc
159 #define BRB1_REG_PAUSE_1_XON_THRESHOLD_1                         0x6022c
160 /* [RW 10] Write client 0: De-assert pause threshold. Not Functional */
161 #define BRB1_REG_PAUSE_HIGH_THRESHOLD_0                          0x60078
162 #define BRB1_REG_PAUSE_HIGH_THRESHOLD_1                          0x6007c
163 /* [RW 10] Write client 0: Assert pause threshold. */
164 #define BRB1_REG_PAUSE_LOW_THRESHOLD_0                           0x60068
165 /* [RW 1] Indicates if to use per-class guaranty mode (new mode) or per-MAC
166  * guaranty mode (backwards-compatible mode). 0=per-MAC guaranty mode (BC
167  * mode). 1=per-class guaranty mode (new mode). */
168 #define BRB1_REG_PER_CLASS_GUARANTY_MODE                         0x60268
169 /* [R 24] The number of full blocks occpied by port. */
170 #define BRB1_REG_PORT_NUM_OCC_BLOCKS_0                           0x60094
171 /* [RW 1] Reset the design by software. */
172 #define BRB1_REG_SOFT_RESET                                      0x600dc
173 /* [R 5] Used to read the value of the XX protection CAM occupancy counter. */
174 #define CCM_REG_CAM_OCCUP                                        0xd0188
175 /* [RW 1] CM - CFC Interface enable. If 0 - the valid input is disregarded;
176    acknowledge output is deasserted; all other signals are treated as usual;
177    if 1 - normal activity. */
178 #define CCM_REG_CCM_CFC_IFEN                                     0xd003c
179 /* [RW 1] CM - QM Interface enable. If 0 - the acknowledge input is
180    disregarded; valid is deasserted; all other signals are treated as usual;
181    if 1 - normal activity. */
182 #define CCM_REG_CCM_CQM_IFEN                                     0xd000c
183 /* [RW 1] If set the Q index; received from the QM is inserted to event ID.
184    Otherwise 0 is inserted. */
185 #define CCM_REG_CCM_CQM_USE_Q                                    0xd00c0
186 /* [RW 11] Interrupt mask register #0 read/write */
187 #define CCM_REG_CCM_INT_MASK                                     0xd01e4
188 /* [R 11] Interrupt register #0 read */
189 #define CCM_REG_CCM_INT_STS                                      0xd01d8
190 /* [RW 27] Parity mask register #0 read/write */
191 #define CCM_REG_CCM_PRTY_MASK                                    0xd01f4
192 /* [R 27] Parity register #0 read */
193 #define CCM_REG_CCM_PRTY_STS                                     0xd01e8
194 /* [RC 27] Parity register #0 read clear */
195 #define CCM_REG_CCM_PRTY_STS_CLR                                 0xd01ec
196 /* [RW 3] The size of AG context region 0 in REG-pairs. Designates the MS
197    REG-pair number (e.g. if region 0 is 6 REG-pairs; the value should be 5).
198    Is used to determine the number of the AG context REG-pairs written back;
199    when the input message Reg1WbFlg isn't set. */
200 #define CCM_REG_CCM_REG0_SZ                                      0xd00c4
201 /* [RW 1] CM - STORM 0 Interface enable. If 0 - the acknowledge input is
202    disregarded; valid is deasserted; all other signals are treated as usual;
203    if 1 - normal activity. */
204 #define CCM_REG_CCM_STORM0_IFEN                                  0xd0004
205 /* [RW 1] CM - STORM 1 Interface enable. If 0 - the acknowledge input is
206    disregarded; valid is deasserted; all other signals are treated as usual;
207    if 1 - normal activity. */
208 #define CCM_REG_CCM_STORM1_IFEN                                  0xd0008
209 /* [RW 1] CDU AG read Interface enable. If 0 - the request input is
210    disregarded; valid output is deasserted; all other signals are treated as
211    usual; if 1 - normal activity. */
212 #define CCM_REG_CDU_AG_RD_IFEN                                   0xd0030
213 /* [RW 1] CDU AG write Interface enable. If 0 - the request and valid input
214    are disregarded; all other signals are treated as usual; if 1 - normal
215    activity. */
216 #define CCM_REG_CDU_AG_WR_IFEN                                   0xd002c
217 /* [RW 1] CDU STORM read Interface enable. If 0 - the request input is
218    disregarded; valid output is deasserted; all other signals are treated as
219    usual; if 1 - normal activity. */
220 #define CCM_REG_CDU_SM_RD_IFEN                                   0xd0038
221 /* [RW 1] CDU STORM write Interface enable. If 0 - the request and valid
222    input is disregarded; all other signals are treated as usual; if 1 -
223    normal activity. */
224 #define CCM_REG_CDU_SM_WR_IFEN                                   0xd0034
225 /* [RW 4] CFC output initial credit. Max credit available - 15.Write writes
226    the initial credit value; read returns the current value of the credit
227    counter. Must be initialized to 1 at start-up. */
228 #define CCM_REG_CFC_INIT_CRD                                     0xd0204
229 /* [RW 2] Auxiliary counter flag Q number 1. */
230 #define CCM_REG_CNT_AUX1_Q                                       0xd00c8
231 /* [RW 2] Auxiliary counter flag Q number 2. */
232 #define CCM_REG_CNT_AUX2_Q                                       0xd00cc
233 /* [RW 28] The CM header value for QM request (primary). */
234 #define CCM_REG_CQM_CCM_HDR_P                                    0xd008c
235 /* [RW 28] The CM header value for QM request (secondary). */
236 #define CCM_REG_CQM_CCM_HDR_S                                    0xd0090
237 /* [RW 1] QM - CM Interface enable. If 0 - the valid input is disregarded;
238    acknowledge output is deasserted; all other signals are treated as usual;
239    if 1 - normal activity. */
240 #define CCM_REG_CQM_CCM_IFEN                                     0xd0014
241 /* [RW 6] QM output initial credit. Max credit available - 32. Write writes
242    the initial credit value; read returns the current value of the credit
243    counter. Must be initialized to 32 at start-up. */
244 #define CCM_REG_CQM_INIT_CRD                                     0xd020c
245 /* [RW 3] The weight of the QM (primary) input in the WRR mechanism. 0
246    stands for weight 8 (the most prioritised); 1 stands for weight 1(least
247    prioritised); 2 stands for weight 2; tc. */
248 #define CCM_REG_CQM_P_WEIGHT                                     0xd00b8
249 /* [RW 3] The weight of the QM (secondary) input in the WRR mechanism. 0
250    stands for weight 8 (the most prioritised); 1 stands for weight 1(least
251    prioritised); 2 stands for weight 2; tc. */
252 #define CCM_REG_CQM_S_WEIGHT                                     0xd00bc
253 /* [RW 1] Input SDM Interface enable. If 0 - the valid input is disregarded;
254    acknowledge output is deasserted; all other signals are treated as usual;
255    if 1 - normal activity. */
256 #define CCM_REG_CSDM_IFEN                                        0xd0018
257 /* [RC 1] Set when the message length mismatch (relative to last indication)
258    at the SDM interface is detected. */
259 #define CCM_REG_CSDM_LENGTH_MIS                                  0xd0170
260 /* [RW 3] The weight of the SDM input in the WRR mechanism. 0 stands for
261    weight 8 (the most prioritised); 1 stands for weight 1(least
262    prioritised); 2 stands for weight 2; tc. */
263 #define CCM_REG_CSDM_WEIGHT                                      0xd00b4
264 /* [RW 28] The CM header for QM formatting in case of an error in the QM
265    inputs. */
266 #define CCM_REG_ERR_CCM_HDR                                      0xd0094
267 /* [RW 8] The Event ID in case the input message ErrorFlg is set. */
268 #define CCM_REG_ERR_EVNT_ID                                      0xd0098
269 /* [RW 8] FIC0 output initial credit. Max credit available - 255. Write
270    writes the initial credit value; read returns the current value of the
271    credit counter. Must be initialized to 64 at start-up. */
272 #define CCM_REG_FIC0_INIT_CRD                                    0xd0210
273 /* [RW 8] FIC1 output initial credit. Max credit available - 255.Write
274    writes the initial credit value; read returns the current value of the
275    credit counter. Must be initialized to 64 at start-up. */
276 #define CCM_REG_FIC1_INIT_CRD                                    0xd0214
277 /* [RW 1] Arbitration between Input Arbiter groups: 0 - fair Round-Robin; 1
278    - strict priority defined by ~ccm_registers_gr_ag_pr.gr_ag_pr;
279    ~ccm_registers_gr_ld0_pr.gr_ld0_pr and
280    ~ccm_registers_gr_ld1_pr.gr_ld1_pr. Groups are according to channels and
281    outputs to STORM: aggregation; load FIC0; load FIC1 and store. */
282 #define CCM_REG_GR_ARB_TYPE                                      0xd015c
283 /* [RW 2] Load (FIC0) channel group priority. The lowest priority is 0; the
284    highest priority is 3. It is supposed; that the Store channel priority is
285    the compliment to 4 of the rest priorities - Aggregation channel; Load
286    (FIC0) channel and Load (FIC1). */
287 #define CCM_REG_GR_LD0_PR                                        0xd0164
288 /* [RW 2] Load (FIC1) channel group priority. The lowest priority is 0; the
289    highest priority is 3. It is supposed; that the Store channel priority is
290    the compliment to 4 of the rest priorities - Aggregation channel; Load
291    (FIC0) channel and Load (FIC1). */
292 #define CCM_REG_GR_LD1_PR                                        0xd0168
293 /* [RW 2] General flags index. */
294 #define CCM_REG_INV_DONE_Q                                       0xd0108
295 /* [RW 4] The number of double REG-pairs(128 bits); loaded from the STORM
296    context and sent to STORM; for a specific connection type. The double
297    REG-pairs are used in order to align to STORM context row size of 128
298    bits. The offset of these data in the STORM context is always 0. Index
299    _(0..15) stands for the connection type (one of 16). */
300 #define CCM_REG_N_SM_CTX_LD_0                                    0xd004c
301 #define CCM_REG_N_SM_CTX_LD_1                                    0xd0050
302 #define CCM_REG_N_SM_CTX_LD_2                                    0xd0054
303 #define CCM_REG_N_SM_CTX_LD_3                                    0xd0058
304 #define CCM_REG_N_SM_CTX_LD_4                                    0xd005c
305 /* [RW 1] Input pbf Interface enable. If 0 - the valid input is disregarded;
306    acknowledge output is deasserted; all other signals are treated as usual;
307    if 1 - normal activity. */
308 #define CCM_REG_PBF_IFEN                                         0xd0028
309 /* [RC 1] Set when the message length mismatch (relative to last indication)
310    at the pbf interface is detected. */
311 #define CCM_REG_PBF_LENGTH_MIS                                   0xd0180
312 /* [RW 3] The weight of the input pbf in the WRR mechanism. 0 stands for
313    weight 8 (the most prioritised); 1 stands for weight 1(least
314    prioritised); 2 stands for weight 2; tc. */
315 #define CCM_REG_PBF_WEIGHT                                       0xd00ac
316 #define CCM_REG_PHYS_QNUM1_0                                     0xd0134
317 #define CCM_REG_PHYS_QNUM1_1                                     0xd0138
318 #define CCM_REG_PHYS_QNUM2_0                                     0xd013c
319 #define CCM_REG_PHYS_QNUM2_1                                     0xd0140
320 #define CCM_REG_PHYS_QNUM3_0                                     0xd0144
321 #define CCM_REG_PHYS_QNUM3_1                                     0xd0148
322 #define CCM_REG_QOS_PHYS_QNUM0_0                                 0xd0114
323 #define CCM_REG_QOS_PHYS_QNUM0_1                                 0xd0118
324 #define CCM_REG_QOS_PHYS_QNUM1_0                                 0xd011c
325 #define CCM_REG_QOS_PHYS_QNUM1_1                                 0xd0120
326 #define CCM_REG_QOS_PHYS_QNUM2_0                                 0xd0124
327 #define CCM_REG_QOS_PHYS_QNUM2_1                                 0xd0128
328 #define CCM_REG_QOS_PHYS_QNUM3_0                                 0xd012c
329 #define CCM_REG_QOS_PHYS_QNUM3_1                                 0xd0130
330 /* [RW 1] STORM - CM Interface enable. If 0 - the valid input is
331    disregarded; acknowledge output is deasserted; all other signals are
332    treated as usual; if 1 - normal activity. */
333 #define CCM_REG_STORM_CCM_IFEN                                   0xd0010
334 /* [RC 1] Set when the message length mismatch (relative to last indication)
335    at the STORM interface is detected. */
336 #define CCM_REG_STORM_LENGTH_MIS                                 0xd016c
337 /* [RW 3] The weight of the STORM input in the WRR (Weighted Round robin)
338    mechanism. 0 stands for weight 8 (the most prioritised); 1 stands for
339    weight 1(least prioritised); 2 stands for weight 2 (more prioritised);
340    tc. */
341 #define CCM_REG_STORM_WEIGHT                                     0xd009c
342 /* [RW 1] Input tsem Interface enable. If 0 - the valid input is
343    disregarded; acknowledge output is deasserted; all other signals are
344    treated as usual; if 1 - normal activity. */
345 #define CCM_REG_TSEM_IFEN                                        0xd001c
346 /* [RC 1] Set when the message length mismatch (relative to last indication)
347    at the tsem interface is detected. */
348 #define CCM_REG_TSEM_LENGTH_MIS                                  0xd0174
349 /* [RW 3] The weight of the input tsem in the WRR mechanism. 0 stands for
350    weight 8 (the most prioritised); 1 stands for weight 1(least
351    prioritised); 2 stands for weight 2; tc. */
352 #define CCM_REG_TSEM_WEIGHT                                      0xd00a0
353 /* [RW 1] Input usem Interface enable. If 0 - the valid input is
354    disregarded; acknowledge output is deasserted; all other signals are
355    treated as usual; if 1 - normal activity. */
356 #define CCM_REG_USEM_IFEN                                        0xd0024
357 /* [RC 1] Set when message length mismatch (relative to last indication) at
358    the usem interface is detected. */
359 #define CCM_REG_USEM_LENGTH_MIS                                  0xd017c
360 /* [RW 3] The weight of the input usem in the WRR mechanism. 0 stands for
361    weight 8 (the most prioritised); 1 stands for weight 1(least
362    prioritised); 2 stands for weight 2; tc. */
363 #define CCM_REG_USEM_WEIGHT                                      0xd00a8
364 /* [RW 1] Input xsem Interface enable. If 0 - the valid input is
365    disregarded; acknowledge output is deasserted; all other signals are
366    treated as usual; if 1 - normal activity. */
367 #define CCM_REG_XSEM_IFEN                                        0xd0020
368 /* [RC 1] Set when the message length mismatch (relative to last indication)
369    at the xsem interface is detected. */
370 #define CCM_REG_XSEM_LENGTH_MIS                                  0xd0178
371 /* [RW 3] The weight of the input xsem in the WRR mechanism. 0 stands for
372    weight 8 (the most prioritised); 1 stands for weight 1(least
373    prioritised); 2 stands for weight 2; tc. */
374 #define CCM_REG_XSEM_WEIGHT                                      0xd00a4
375 /* [RW 19] Indirect access to the descriptor table of the XX protection
376    mechanism. The fields are: [5:0] - message length; [12:6] - message
377    pointer; 18:13] - next pointer. */
378 #define CCM_REG_XX_DESCR_TABLE                                   0xd0300
379 #define CCM_REG_XX_DESCR_TABLE_SIZE                              24
380 /* [R 7] Used to read the value of XX protection Free counter. */
381 #define CCM_REG_XX_FREE                                          0xd0184
382 /* [RW 6] Initial value for the credit counter; responsible for fulfilling
383    of the Input Stage XX protection buffer by the XX protection pending
384    messages. Max credit available - 127. Write writes the initial credit
385    value; read returns the current value of the credit counter. Must be
386    initialized to maximum XX protected message size - 2 at start-up. */
387 #define CCM_REG_XX_INIT_CRD                                      0xd0220
388 /* [RW 7] The maximum number of pending messages; which may be stored in XX
389    protection. At read the ~ccm_registers_xx_free.xx_free counter is read.
390    At write comprises the start value of the ~ccm_registers_xx_free.xx_free
391    counter. */
392 #define CCM_REG_XX_MSG_NUM                                       0xd0224
393 /* [RW 8] The Event ID; sent to the STORM in case of XX overflow. */
394 #define CCM_REG_XX_OVFL_EVNT_ID                                  0xd0044
395 /* [RW 18] Indirect access to the XX table of the XX protection mechanism.
396    The fields are: [5:0] - tail pointer; 11:6] - Link List size; 17:12] -
397    header pointer. */
398 #define CCM_REG_XX_TABLE                                         0xd0280
399 #define CDU_REG_CDU_CHK_MASK0                                    0x101000
400 #define CDU_REG_CDU_CHK_MASK1                                    0x101004
401 #define CDU_REG_CDU_CONTROL0                                     0x101008
402 #define CDU_REG_CDU_DEBUG                                        0x101010
403 #define CDU_REG_CDU_GLOBAL_PARAMS                                0x101020
404 /* [RW 7] Interrupt mask register #0 read/write */
405 #define CDU_REG_CDU_INT_MASK                                     0x10103c
406 /* [R 7] Interrupt register #0 read */
407 #define CDU_REG_CDU_INT_STS                                      0x101030
408 /* [RW 5] Parity mask register #0 read/write */
409 #define CDU_REG_CDU_PRTY_MASK                                    0x10104c
410 /* [R 5] Parity register #0 read */
411 #define CDU_REG_CDU_PRTY_STS                                     0x101040
412 /* [RC 5] Parity register #0 read clear */
413 #define CDU_REG_CDU_PRTY_STS_CLR                                 0x101044
414 /* [RC 32] logging of error data in case of a CDU load error:
415    {expected_cid[15:0]; xpected_type[2:0]; xpected_region[2:0]; ctive_error;
416    ype_error; ctual_active; ctual_compressed_context}; */
417 #define CDU_REG_ERROR_DATA                                       0x101014
418 /* [WB 216] L1TT ram access. each entry has the following format :
419    {mrege_regions[7:0]; ffset12[5:0]...offset0[5:0];
420    ength12[5:0]...length0[5:0]; d12[3:0]...id0[3:0]} */
421 #define CDU_REG_L1TT                                             0x101800
422 /* [WB 24] MATT ram access. each entry has the following
423    format:{RegionLength[11:0]; egionOffset[11:0]} */
424 #define CDU_REG_MATT                                             0x101100
425 /* [RW 1] when this bit is set the CDU operates in e1hmf mode */
426 #define CDU_REG_MF_MODE                                          0x101050
427 /* [R 1] indication the initializing the activity counter by the hardware
428    was done. */
429 #define CFC_REG_AC_INIT_DONE                                     0x104078
430 /* [RW 13] activity counter ram access */
431 #define CFC_REG_ACTIVITY_COUNTER                                 0x104400
432 #define CFC_REG_ACTIVITY_COUNTER_SIZE                            256
433 /* [R 1] indication the initializing the cams by the hardware was done. */
434 #define CFC_REG_CAM_INIT_DONE                                    0x10407c
435 /* [RW 2] Interrupt mask register #0 read/write */
436 #define CFC_REG_CFC_INT_MASK                                     0x104108
437 /* [R 2] Interrupt register #0 read */
438 #define CFC_REG_CFC_INT_STS                                      0x1040fc
439 /* [RC 2] Interrupt register #0 read clear */
440 #define CFC_REG_CFC_INT_STS_CLR                                  0x104100
441 /* [RW 4] Parity mask register #0 read/write */
442 #define CFC_REG_CFC_PRTY_MASK                                    0x104118
443 /* [R 4] Parity register #0 read */
444 #define CFC_REG_CFC_PRTY_STS                                     0x10410c
445 /* [RC 4] Parity register #0 read clear */
446 #define CFC_REG_CFC_PRTY_STS_CLR                                 0x104110
447 /* [RW 21] CID cam access (21:1 - Data; alid - 0) */
448 #define CFC_REG_CID_CAM                                          0x104800
449 #define CFC_REG_CONTROL0                                         0x104028
450 #define CFC_REG_DEBUG0                                           0x104050
451 /* [RW 14] indicates per error (in #cfc_registers_cfc_error_vector.cfc_error
452    vector) whether the cfc should be disabled upon it */
453 #define CFC_REG_DISABLE_ON_ERROR                                 0x104044
454 /* [RC 14] CFC error vector. when the CFC detects an internal error it will
455    set one of these bits. the bit description can be found in CFC
456    specifications */
457 #define CFC_REG_ERROR_VECTOR                                     0x10403c
458 /* [WB 93] LCID info ram access */
459 #define CFC_REG_INFO_RAM                                         0x105000
460 #define CFC_REG_INFO_RAM_SIZE                                    1024
461 #define CFC_REG_INIT_REG                                         0x10404c
462 #define CFC_REG_INTERFACES                                       0x104058
463 /* [RW 24] {weight_load_client7[2:0] to weight_load_client0[2:0]}. this
464    field allows changing the priorities of the weighted-round-robin arbiter
465    which selects which CFC load client should be served next */
466 #define CFC_REG_LCREQ_WEIGHTS                                    0x104084
467 /* [RW 16] Link List ram access; data = {prev_lcid; ext_lcid} */
468 #define CFC_REG_LINK_LIST                                        0x104c00
469 #define CFC_REG_LINK_LIST_SIZE                                   256
470 /* [R 1] indication the initializing the link list by the hardware was done. */
471 #define CFC_REG_LL_INIT_DONE                                     0x104074
472 /* [R 9] Number of allocated LCIDs which are at empty state */
473 #define CFC_REG_NUM_LCIDS_ALLOC                                  0x104020
474 /* [R 9] Number of Arriving LCIDs in Link List Block */
475 #define CFC_REG_NUM_LCIDS_ARRIVING                               0x104004
476 #define CFC_REG_NUM_LCIDS_INSIDE_PF                              0x104120
477 /* [R 9] Number of Leaving LCIDs in Link List Block */
478 #define CFC_REG_NUM_LCIDS_LEAVING                                0x104018
479 #define CFC_REG_WEAK_ENABLE_PF                                   0x104124
480 /* [RW 8] The event id for aggregated interrupt 0 */
481 #define CSDM_REG_AGG_INT_EVENT_0                                 0xc2038
482 #define CSDM_REG_AGG_INT_EVENT_10                                0xc2060
483 #define CSDM_REG_AGG_INT_EVENT_11                                0xc2064
484 #define CSDM_REG_AGG_INT_EVENT_12                                0xc2068
485 #define CSDM_REG_AGG_INT_EVENT_13                                0xc206c
486 #define CSDM_REG_AGG_INT_EVENT_14                                0xc2070
487 #define CSDM_REG_AGG_INT_EVENT_15                                0xc2074
488 #define CSDM_REG_AGG_INT_EVENT_16                                0xc2078
489 #define CSDM_REG_AGG_INT_EVENT_2                                 0xc2040
490 #define CSDM_REG_AGG_INT_EVENT_3                                 0xc2044
491 #define CSDM_REG_AGG_INT_EVENT_4                                 0xc2048
492 #define CSDM_REG_AGG_INT_EVENT_5                                 0xc204c
493 #define CSDM_REG_AGG_INT_EVENT_6                                 0xc2050
494 #define CSDM_REG_AGG_INT_EVENT_7                                 0xc2054
495 #define CSDM_REG_AGG_INT_EVENT_8                                 0xc2058
496 #define CSDM_REG_AGG_INT_EVENT_9                                 0xc205c
497 /* [RW 1] For each aggregated interrupt index whether the mode is normal (0)
498    or auto-mask-mode (1) */
499 #define CSDM_REG_AGG_INT_MODE_10                                 0xc21e0
500 #define CSDM_REG_AGG_INT_MODE_11                                 0xc21e4
501 #define CSDM_REG_AGG_INT_MODE_12                                 0xc21e8
502 #define CSDM_REG_AGG_INT_MODE_13                                 0xc21ec
503 #define CSDM_REG_AGG_INT_MODE_14                                 0xc21f0
504 #define CSDM_REG_AGG_INT_MODE_15                                 0xc21f4
505 #define CSDM_REG_AGG_INT_MODE_16                                 0xc21f8
506 #define CSDM_REG_AGG_INT_MODE_6                                  0xc21d0
507 #define CSDM_REG_AGG_INT_MODE_7                                  0xc21d4
508 #define CSDM_REG_AGG_INT_MODE_8                                  0xc21d8
509 #define CSDM_REG_AGG_INT_MODE_9                                  0xc21dc
510 /* [RW 13] The start address in the internal RAM for the cfc_rsp lcid */
511 #define CSDM_REG_CFC_RSP_START_ADDR                              0xc2008
512 /* [RW 16] The maximum value of the completion counter #0 */
513 #define CSDM_REG_CMP_COUNTER_MAX0                                0xc201c
514 /* [RW 16] The maximum value of the completion counter #1 */
515 #define CSDM_REG_CMP_COUNTER_MAX1                                0xc2020
516 /* [RW 16] The maximum value of the completion counter #2 */
517 #define CSDM_REG_CMP_COUNTER_MAX2                                0xc2024
518 /* [RW 16] The maximum value of the completion counter #3 */
519 #define CSDM_REG_CMP_COUNTER_MAX3                                0xc2028
520 /* [RW 13] The start address in the internal RAM for the completion
521    counters. */
522 #define CSDM_REG_CMP_COUNTER_START_ADDR                          0xc200c
523 /* [RW 32] Interrupt mask register #0 read/write */
524 #define CSDM_REG_CSDM_INT_MASK_0                                 0xc229c
525 #define CSDM_REG_CSDM_INT_MASK_1                                 0xc22ac
526 /* [R 32] Interrupt register #0 read */
527 #define CSDM_REG_CSDM_INT_STS_0                                  0xc2290
528 #define CSDM_REG_CSDM_INT_STS_1                                  0xc22a0
529 /* [RW 11] Parity mask register #0 read/write */
530 #define CSDM_REG_CSDM_PRTY_MASK                                  0xc22bc
531 /* [R 11] Parity register #0 read */
532 #define CSDM_REG_CSDM_PRTY_STS                                   0xc22b0
533 /* [RC 11] Parity register #0 read clear */
534 #define CSDM_REG_CSDM_PRTY_STS_CLR                               0xc22b4
535 #define CSDM_REG_ENABLE_IN1                                      0xc2238
536 #define CSDM_REG_ENABLE_IN2                                      0xc223c
537 #define CSDM_REG_ENABLE_OUT1                                     0xc2240
538 #define CSDM_REG_ENABLE_OUT2                                     0xc2244
539 /* [RW 4] The initial number of messages that can be sent to the pxp control
540    interface without receiving any ACK. */
541 #define CSDM_REG_INIT_CREDIT_PXP_CTRL                            0xc24bc
542 /* [ST 32] The number of ACK after placement messages received */
543 #define CSDM_REG_NUM_OF_ACK_AFTER_PLACE                          0xc227c
544 /* [ST 32] The number of packet end messages received from the parser */
545 #define CSDM_REG_NUM_OF_PKT_END_MSG                              0xc2274
546 /* [ST 32] The number of requests received from the pxp async if */
547 #define CSDM_REG_NUM_OF_PXP_ASYNC_REQ                            0xc2278
548 /* [ST 32] The number of commands received in queue 0 */
549 #define CSDM_REG_NUM_OF_Q0_CMD                                   0xc2248
550 /* [ST 32] The number of commands received in queue 10 */
551 #define CSDM_REG_NUM_OF_Q10_CMD                                  0xc226c
552 /* [ST 32] The number of commands received in queue 11 */
553 #define CSDM_REG_NUM_OF_Q11_CMD                                  0xc2270
554 /* [ST 32] The number of commands received in queue 1 */
555 #define CSDM_REG_NUM_OF_Q1_CMD                                   0xc224c
556 /* [ST 32] The number of commands received in queue 3 */
557 #define CSDM_REG_NUM_OF_Q3_CMD                                   0xc2250
558 /* [ST 32] The number of commands received in queue 4 */
559 #define CSDM_REG_NUM_OF_Q4_CMD                                   0xc2254
560 /* [ST 32] The number of commands received in queue 5 */
561 #define CSDM_REG_NUM_OF_Q5_CMD                                   0xc2258
562 /* [ST 32] The number of commands received in queue 6 */
563 #define CSDM_REG_NUM_OF_Q6_CMD                                   0xc225c
564 /* [ST 32] The number of commands received in queue 7 */
565 #define CSDM_REG_NUM_OF_Q7_CMD                                   0xc2260
566 /* [ST 32] The number of commands received in queue 8 */
567 #define CSDM_REG_NUM_OF_Q8_CMD                                   0xc2264
568 /* [ST 32] The number of commands received in queue 9 */
569 #define CSDM_REG_NUM_OF_Q9_CMD                                   0xc2268
570 /* [RW 13] The start address in the internal RAM for queue counters */
571 #define CSDM_REG_Q_COUNTER_START_ADDR                            0xc2010
572 /* [R 1] pxp_ctrl rd_data fifo empty in sdm_dma_rsp block */
573 #define CSDM_REG_RSP_PXP_CTRL_RDATA_EMPTY                        0xc2548
574 /* [R 1] parser fifo empty in sdm_sync block */
575 #define CSDM_REG_SYNC_PARSER_EMPTY                               0xc2550
576 /* [R 1] parser serial fifo empty in sdm_sync block */
577 #define CSDM_REG_SYNC_SYNC_EMPTY                                 0xc2558
578 /* [RW 32] Tick for timer counter. Applicable only when
579    ~csdm_registers_timer_tick_enable.timer_tick_enable =1 */
580 #define CSDM_REG_TIMER_TICK                                      0xc2000
581 /* [RW 5] The number of time_slots in the arbitration cycle */
582 #define CSEM_REG_ARB_CYCLE_SIZE                                  0x200034
583 /* [RW 3] The source that is associated with arbitration element 0. Source
584    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
585    sleeping thread with priority 1; 4- sleeping thread with priority 2 */
586 #define CSEM_REG_ARB_ELEMENT0                                    0x200020
587 /* [RW 3] The source that is associated with arbitration element 1. Source
588    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
589    sleeping thread with priority 1; 4- sleeping thread with priority 2.
590    Could not be equal to register ~csem_registers_arb_element0.arb_element0 */
591 #define CSEM_REG_ARB_ELEMENT1                                    0x200024
592 /* [RW 3] The source that is associated with arbitration element 2. Source
593    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
594    sleeping thread with priority 1; 4- sleeping thread with priority 2.
595    Could not be equal to register ~csem_registers_arb_element0.arb_element0
596    and ~csem_registers_arb_element1.arb_element1 */
597 #define CSEM_REG_ARB_ELEMENT2                                    0x200028
598 /* [RW 3] The source that is associated with arbitration element 3. Source
599    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
600    sleeping thread with priority 1; 4- sleeping thread with priority 2.Could
601    not be equal to register ~csem_registers_arb_element0.arb_element0 and
602    ~csem_registers_arb_element1.arb_element1 and
603    ~csem_registers_arb_element2.arb_element2 */
604 #define CSEM_REG_ARB_ELEMENT3                                    0x20002c
605 /* [RW 3] The source that is associated with arbitration element 4. Source
606    decoding is: 0- foc0; 1-fic1; 2-sleeping thread with priority 0; 3-
607    sleeping thread with priority 1; 4- sleeping thread with priority 2.
608    Could not be equal to register ~csem_registers_arb_element0.arb_element0
609    and ~csem_registers_arb_element1.arb_element1 and
610    ~csem_registers_arb_element2.arb_element2 and
611    ~csem_registers_arb_element3.arb_element3 */
612 #define CSEM_REG_ARB_ELEMENT4                                    0x200030
613 /* [RW 32] Interrupt mask register #0 read/write */
614 #define CSEM_REG_CSEM_INT_MASK_0                                 0x200110
615 #define CSEM_REG_CSEM_INT_MASK_1                                 0x200120
616 /* [R 32] Interrupt register #0 read */
617 #define CSEM_REG_CSEM_INT_STS_0                                  0x200104
618 #define CSEM_REG_CSEM_INT_STS_1                                  0x200114
619 /* [RW 32] Parity mask register #0 read/write */
620 #define CSEM_REG_CSEM_PRTY_MASK_0                                0x200130
621 #define CSEM_REG_CSEM_PRTY_MASK_1                                0x200140
622 /* [R 32] Parity register #0 read */
623 #define CSEM_REG_CSEM_PRTY_STS_0                                 0x200124
624 #define CSEM_REG_CSEM_PRTY_STS_1                                 0x200134
625 /* [RC 32] Parity register #0 read clear */
626 #define CSEM_REG_CSEM_PRTY_STS_CLR_0                             0x200128
627 #define CSEM_REG_CSEM_PRTY_STS_CLR_1                             0x200138
628 #define CSEM_REG_ENABLE_IN                                       0x2000a4
629 #define CSEM_REG_ENABLE_OUT                                      0x2000a8
630 /* [RW 32] This address space contains all registers and memories that are
631    placed in SEM_FAST block. The SEM_FAST registers are described in
632    appendix B. In order to access the sem_fast registers the base address
633    ~fast_memory.fast_memory should be added to eachsem_fast register offset. */
634 #define CSEM_REG_FAST_MEMORY                                     0x220000
635 /* [RW 1] Disables input messages from FIC0 May be updated during run_time
636    by the microcode */
637 #define CSEM_REG_FIC0_DISABLE                                    0x200224
638 /* [RW 1] Disables input messages from FIC1 May be updated during run_time
639    by the microcode */
640 #define CSEM_REG_FIC1_DISABLE                                    0x200234
641 /* [RW 15] Interrupt table Read and write access to it is not possible in
642    the middle of the work */
643 #define CSEM_REG_INT_TABLE                                       0x200400
644 /* [ST 24] Statistics register. The number of messages that entered through
645    FIC0 */
646 #define CSEM_REG_MSG_NUM_FIC0                                    0x200000
647 /* [ST 24] Statistics register. The number of messages that entered through
648    FIC1 */
649 #define CSEM_REG_MSG_NUM_FIC1                                    0x200004
650 /* [ST 24] Statistics register. The number of messages that were sent to
651    FOC0 */
652 #define CSEM_REG_MSG_NUM_FOC0                                    0x200008
653 /* [ST 24] Statistics register. The number of messages that were sent to
654    FOC1 */
655 #define CSEM_REG_MSG_NUM_FOC1                                    0x20000c
656 /* [ST 24] Statistics register. The number of messages that were sent to
657    FOC2 */
658 #define CSEM_REG_MSG_NUM_FOC2                                    0x200010
659 /* [ST 24] Statistics register. The number of messages that were sent to
660    FOC3 */
661 #define CSEM_REG_MSG_NUM_FOC3                                    0x200014
662 /* [RW 1] Disables input messages from the passive buffer May be updated
663    during run_time by the microcode */
664 #define CSEM_REG_PAS_DISABLE                                     0x20024c
665 /* [WB 128] Debug only. Passive buffer memory */
666 #define CSEM_REG_PASSIVE_BUFFER                                  0x202000
667 /* [WB 46] pram memory. B45 is parity; b[44:0] - data. */
668 #define CSEM_REG_PRAM                                            0x240000
669 /* [R 16] Valid sleeping threads indication have bit per thread */
670 #define CSEM_REG_SLEEP_THREADS_VALID                             0x20026c
671 /* [R 1] EXT_STORE FIFO is empty in sem_slow_ls_ext */
672 #define CSEM_REG_SLOW_EXT_STORE_EMPTY                            0x2002a0
673 /* [RW 16] List of free threads . There is a bit per thread. */
674 #define CSEM_REG_THREADS_LIST                                    0x2002e4
675 /* [RW 3] The arbitration scheme of time_slot 0 */
676 #define CSEM_REG_TS_0_AS                                         0x200038
677 /* [RW 3] The arbitration scheme of time_slot 10 */
678 #define CSEM_REG_TS_10_AS                                        0x200060
679 /* [RW 3] The arbitration scheme of time_slot 11 */
680 #define CSEM_REG_TS_11_AS                                        0x200064
681 /* [RW 3] The arbitration scheme of time_slot 12 */
682 #define CSEM_REG_TS_12_AS                                        0x200068
683 /* [RW 3] The arbitration scheme of time_slot 13 */
684 #define CSEM_REG_TS_13_AS                                        0x20006c
685 /* [RW 3] The arbitration scheme of time_slot 14 */
686 #define CSEM_REG_TS_14_AS                                        0x200070
687 /* [RW 3] The arbitration scheme of time_slot 15 */
688 #define CSEM_REG_TS_15_AS                                        0x200074
689 /* [RW 3] The arbitration scheme of time_slot 16 */
690 #define CSEM_REG_TS_16_AS                                        0x200078
691 /* [RW 3] The arbitration scheme of time_slot 17 */
692 #define CSEM_REG_TS_17_AS                                        0x20007c
693 /* [RW 3] The arbitration scheme of time_slot 18 */
694 #define CSEM_REG_TS_18_AS                                        0x200080
695 /* [RW 3] The arbitration scheme of time_slot 1 */
696 #define CSEM_REG_TS_1_AS                                         0x20003c
697 /* [RW 3] The arbitration scheme of time_slot 2 */
698 #define CSEM_REG_TS_2_AS                                         0x200040
699 /* [RW 3] The arbitration scheme of time_slot 3 */
700 #define CSEM_REG_TS_3_AS                                         0x200044
701 /* [RW 3] The arbitration scheme of time_slot 4 */
702 #define CSEM_REG_TS_4_AS                                         0x200048
703 /* [RW 3] The arbitration scheme of time_slot 5 */
704 #define CSEM_REG_TS_5_AS                                         0x20004c
705 /* [RW 3] The arbitration scheme of time_slot 6 */
706 #define CSEM_REG_TS_6_AS                                         0x200050
707 /* [RW 3] The arbitration scheme of time_slot 7 */
708 #define CSEM_REG_TS_7_AS                                         0x200054
709 /* [RW 3] The arbitration scheme of time_slot 8 */
710 #define CSEM_REG_TS_8_AS                                         0x200058
711 /* [RW 3] The arbitration scheme of time_slot 9 */
712 #define CSEM_REG_TS_9_AS                                         0x20005c
713 /* [W 7] VF or PF ID for reset error bit. Values 0-63 reset error bit for 64
714  * VF; values 64-67 reset error for 4 PF; values 68-127 are not valid. */
715 #define CSEM_REG_VFPF_ERR_NUM                                    0x200380
716 /* [RW 1] Parity mask register #0 read/write */
717 #define DBG_REG_DBG_PRTY_MASK                                    0xc0a8
718 /* [R 1] Parity register #0 read */
719 #define DBG_REG_DBG_PRTY_STS                                     0xc09c
720 /* [RC 1] Parity register #0 read clear */
721 #define DBG_REG_DBG_PRTY_STS_CLR                                 0xc0a0
722 /* [RW 1] When set the DMAE will process the commands as in E1.5. 1.The
723  * function that is used is always SRC-PCI; 2.VF_Valid = 0; 3.VFID=0;
724  * 4.Completion function=0; 5.Error handling=0 */
725 #define DMAE_REG_BACKWARD_COMP_EN                                0x10207c
726 /* [RW 32] Commands memory. The address to command X; row Y is to calculated
727    as 14*X+Y. */
728 #define DMAE_REG_CMD_MEM                                         0x102400
729 #define DMAE_REG_CMD_MEM_SIZE                                    224
730 /* [RW 1] If 0 - the CRC-16c initial value is all zeroes; if 1 - the CRC-16c
731    initial value is all ones. */
732 #define DMAE_REG_CRC16C_INIT                                     0x10201c
733 /* [RW 1] If 0 - the CRC-16 T10 initial value is all zeroes; if 1 - the
734    CRC-16 T10 initial value is all ones. */
735 #define DMAE_REG_CRC16T10_INIT                                   0x102020
736 /* [RW 2] Interrupt mask register #0 read/write */
737 #define DMAE_REG_DMAE_INT_MASK                                   0x102054
738 /* [RW 4] Parity mask register #0 read/write */
739 #define DMAE_REG_DMAE_PRTY_MASK                                  0x102064
740 /* [R 4] Parity register #0 read */
741 #define DMAE_REG_DMAE_PRTY_STS                                   0x102058
742 /* [RC 4] Parity register #0 read clear */
743 #define DMAE_REG_DMAE_PRTY_STS_CLR                               0x10205c
744 /* [RW 1] Command 0 go. */
745 #define DMAE_REG_GO_C0                                           0x102080
746 /* [RW 1] Command 1 go. */
747 #define DMAE_REG_GO_C1                                           0x102084
748 /* [RW 1] Command 10 go. */
749 #define DMAE_REG_GO_C10                                          0x102088
750 /* [RW 1] Command 11 go. */
751 #define DMAE_REG_GO_C11                                          0x10208c
752 /* [RW 1] Command 12 go. */
753 #define DMAE_REG_GO_C12                                          0x102090
754 /* [RW 1] Command 13 go. */
755 #define DMAE_REG_GO_C13                                          0x102094
756 /* [RW 1] Command 14 go. */
757 #define DMAE_REG_GO_C14                                          0x102098
758 /* [RW 1] Command 15 go. */
759 #define DMAE_REG_GO_C15                                          0x10209c
760 /* [RW 1] Command 2 go. */
761 #define DMAE_REG_GO_C2                                           0x1020a0
762 /* [RW 1] Command 3 go. */
763 #define DMAE_REG_GO_C3                                           0x1020a4
764 /* [RW 1] Command 4 go. */
765 #define DMAE_REG_GO_C4                                           0x1020a8
766 /* [RW 1] Command 5 go. */
767 #define DMAE_REG_GO_C5                                           0x1020ac
768 /* [RW 1] Command 6 go. */
769 #define DMAE_REG_GO_C6                                           0x1020b0
770 /* [RW 1] Command 7 go. */
771 #define DMAE_REG_GO_C7                                           0x1020b4
772 /* [RW 1] Command 8 go. */
773 #define DMAE_REG_GO_C8                                           0x1020b8
774 /* [RW 1] Command 9 go. */
775 #define DMAE_REG_GO_C9                                           0x1020bc
776 /* [RW 1] DMAE GRC Interface (Target; aster) enable. If 0 - the acknowledge
777    input is disregarded; valid is deasserted; all other signals are treated
778    as usual; if 1 - normal activity. */
779 #define DMAE_REG_GRC_IFEN                                        0x102008
780 /* [RW 1] DMAE PCI Interface (Request; ead; rite) enable. If 0 - the
781    acknowledge input is disregarded; valid is deasserted; full is asserted;
782    all other signals are treated as usual; if 1 - normal activity. */
783 #define DMAE_REG_PCI_IFEN                                        0x102004
784 /* [RW 4] DMAE- PCI Request Interface initial credit. Write writes the
785    initial value to the credit counter; related to the address. Read returns
786    the current value of the counter. */
787 #define DMAE_REG_PXP_REQ_INIT_CRD                                0x1020c0
788 /* [RW 8] Aggregation command. */
789 #define DORQ_REG_AGG_CMD0                                        0x170060
790 /* [RW 8] Aggregation command. */
791 #define DORQ_REG_AGG_CMD1                                        0x170064
792 /* [RW 8] Aggregation command. */
793 #define DORQ_REG_AGG_CMD2                                        0x170068
794 /* [RW 8] Aggregation command. */
795 #define DORQ_REG_AGG_CMD3                                        0x17006c
796 /* [RW 28] UCM Header. */
797 #define DORQ_REG_CMHEAD_RX                                       0x170050
798 /* [RW 32] Doorbell address for RBC doorbells (function 0). */
799 #define DORQ_REG_DB_ADDR0                                        0x17008c
800 /* [RW 5] Interrupt mask register #0 read/write */
801 #define DORQ_REG_DORQ_INT_MASK                                   0x170180
802 /* [R 5] Interrupt register #0 read */
803 #define DORQ_REG_DORQ_INT_STS                                    0x170174
804 /* [RC 5] Interrupt register #0 read clear */
805 #define DORQ_REG_DORQ_INT_STS_CLR                                0x170178
806 /* [RW 2] Parity mask register #0 read/write */
807 #define DORQ_REG_DORQ_PRTY_MASK                                  0x170190
808 /* [R 2] Parity register #0 read */
809 #define DORQ_REG_DORQ_PRTY_STS                                   0x170184
810 /* [RC 2] Parity register #0 read clear */
811 #define DORQ_REG_DORQ_PRTY_STS_CLR                               0x170188
812 /* [RW 8] The address to write the DPM CID to STORM. */
813 #define DORQ_REG_DPM_CID_ADDR                                    0x170044
814 /* [RW 5] The DPM mode CID extraction offset. */
815 #define DORQ_REG_DPM_CID_OFST                                    0x170030
816 /* [RW 12] The threshold of the DQ FIFO to send the almost full interrupt. */
817 #define DORQ_REG_DQ_FIFO_AFULL_TH                                0x17007c
818 /* [RW 12] The threshold of the DQ FIFO to send the full interrupt. */
819 #define DORQ_REG_DQ_FIFO_FULL_TH                                 0x170078
820 /* [R 13] Current value of the DQ FIFO fill level according to following
821    pointer. The range is 0 - 256 FIFO rows; where each row stands for the
822    doorbell. */
823 #define DORQ_REG_DQ_FILL_LVLF                                    0x1700a4
824 /* [R 1] DQ FIFO full status. Is set; when FIFO filling level is more or
825    equal to full threshold; reset on full clear. */
826 #define DORQ_REG_DQ_FULL_ST                                      0x1700c0
827 /* [RW 28] The value sent to CM header in the case of CFC load error. */
828 #define DORQ_REG_ERR_CMHEAD                                      0x170058
829 #define DORQ_REG_IF_EN                                           0x170004
830 #define DORQ_REG_MAX_RVFID_SIZE                          0x1701ec
831 #define DORQ_REG_MODE_ACT                                        0x170008
832 /* [RW 5] The normal mode CID extraction offset. */
833 #define DORQ_REG_NORM_CID_OFST                                   0x17002c
834 /* [RW 28] TCM Header when only TCP context is loaded. */
835 #define DORQ_REG_NORM_CMHEAD_TX                                  0x17004c
836 /* [RW 3] The number of simultaneous outstanding requests to Context Fetch
837    Interface. */
838 #define DORQ_REG_OUTST_REQ                                       0x17003c
839 #define DORQ_REG_PF_USAGE_CNT                                    0x1701d0
840 #define DORQ_REG_REGN                                            0x170038
841 /* [R 4] Current value of response A counter credit. Initial credit is
842    configured through write to ~dorq_registers_rsp_init_crd.rsp_init_crd
843    register. */
844 #define DORQ_REG_RSPA_CRD_CNT                                    0x1700ac
845 /* [R 4] Current value of response B counter credit. Initial credit is
846    configured through write to ~dorq_registers_rsp_init_crd.rsp_init_crd
847    register. */
848 #define DORQ_REG_RSPB_CRD_CNT                                    0x1700b0
849 /* [RW 4] The initial credit at the Doorbell Response Interface. The write
850    writes the same initial credit to the rspa_crd_cnt and rspb_crd_cnt. The
851    read reads this written value. */
852 #define DORQ_REG_RSP_INIT_CRD                                    0x170048
853 #define DORQ_REG_RSPB_CRD_CNT                                    0x1700b0
854 #define DORQ_REG_VF_NORM_CID_BASE                                0x1701a0
855 #define DORQ_REG_VF_NORM_CID_OFST                                0x1701f4
856 #define DORQ_REG_VF_NORM_CID_WND_SIZE                            0x1701a4
857 #define DORQ_REG_VF_NORM_MAX_CID_COUNT                           0x1701e4
858 #define DORQ_REG_VF_NORM_VF_BASE                                 0x1701a8
859 /* [RW 10] VF type validation mask value */
860 #define DORQ_REG_VF_TYPE_MASK_0                                  0x170218
861 /* [RW 17] VF type validation Min MCID value */
862 #define DORQ_REG_VF_TYPE_MAX_MCID_0                              0x1702d8
863 /* [RW 17] VF type validation Max MCID value */
864 #define DORQ_REG_VF_TYPE_MIN_MCID_0                              0x170298
865 /* [RW 10] VF type validation comp value */
866 #define DORQ_REG_VF_TYPE_VALUE_0                                 0x170258
867 #define DORQ_REG_VF_USAGE_CT_LIMIT                               0x170340
868
869 /* [RW 4] Initial activity counter value on the load request; when the
870    shortcut is done. */
871 #define DORQ_REG_SHRT_ACT_CNT                                    0x170070
872 /* [RW 28] TCM Header when both ULP and TCP context is loaded. */
873 #define DORQ_REG_SHRT_CMHEAD                                     0x170054
874 #define HC_CONFIG_0_REG_ATTN_BIT_EN_0                            (0x1<<4)
875 #define HC_CONFIG_0_REG_BLOCK_DISABLE_0                          (0x1<<0)
876 #define HC_CONFIG_0_REG_INT_LINE_EN_0                            (0x1<<3)
877 #define HC_CONFIG_0_REG_MSI_ATTN_EN_0                            (0x1<<7)
878 #define HC_CONFIG_0_REG_MSI_MSIX_INT_EN_0                        (0x1<<2)
879 #define HC_CONFIG_0_REG_SINGLE_ISR_EN_0                          (0x1<<1)
880 #define HC_CONFIG_1_REG_BLOCK_DISABLE_1                          (0x1<<0)
881 #define DORQ_REG_VF_USAGE_CNT                                    0x170320
882 #define HC_REG_AGG_INT_0                                         0x108050
883 #define HC_REG_AGG_INT_1                                         0x108054
884 #define HC_REG_ATTN_BIT                                          0x108120
885 #define HC_REG_ATTN_IDX                                          0x108100
886 #define HC_REG_ATTN_MSG0_ADDR_L                                  0x108018
887 #define HC_REG_ATTN_MSG1_ADDR_L                                  0x108020
888 #define HC_REG_ATTN_NUM_P0                                       0x108038
889 #define HC_REG_ATTN_NUM_P1                                       0x10803c
890 #define HC_REG_COMMAND_REG                                       0x108180
891 #define HC_REG_CONFIG_0                                          0x108000
892 #define HC_REG_CONFIG_1                                          0x108004
893 #define HC_REG_FUNC_NUM_P0                                       0x1080ac
894 #define HC_REG_FUNC_NUM_P1                                       0x1080b0
895 /* [RW 3] Parity mask register #0 read/write */
896 #define HC_REG_HC_PRTY_MASK                                      0x1080a0
897 /* [R 3] Parity register #0 read */
898 #define HC_REG_HC_PRTY_STS                                       0x108094
899 /* [RC 3] Parity register #0 read clear */
900 #define HC_REG_HC_PRTY_STS_CLR                                   0x108098
901 #define HC_REG_INT_MASK                                          0x108108
902 #define HC_REG_LEADING_EDGE_0                                    0x108040
903 #define HC_REG_LEADING_EDGE_1                                    0x108048
904 #define HC_REG_MAIN_MEMORY                                       0x108800
905 #define HC_REG_MAIN_MEMORY_SIZE                                  152
906 #define HC_REG_P0_PROD_CONS                                      0x108200
907 #define HC_REG_P1_PROD_CONS                                      0x108400
908 #define HC_REG_PBA_COMMAND                                       0x108140
909 #define HC_REG_PCI_CONFIG_0                                      0x108010
910 #define HC_REG_PCI_CONFIG_1                                      0x108014
911 #define HC_REG_STATISTIC_COUNTERS                                0x109000
912 #define HC_REG_TRAILING_EDGE_0                                   0x108044
913 #define HC_REG_TRAILING_EDGE_1                                   0x10804c
914 #define HC_REG_UC_RAM_ADDR_0                                     0x108028
915 #define HC_REG_UC_RAM_ADDR_1                                     0x108030
916 #define HC_REG_USTORM_ADDR_FOR_COALESCE                          0x108068
917 #define HC_REG_VQID_0                                            0x108008
918 #define HC_REG_VQID_1                                            0x10800c
919 #define IGU_BLOCK_CONFIGURATION_REG_BACKWARD_COMP_EN             (0x1<<1)
920 #define IGU_BLOCK_CONFIGURATION_REG_BLOCK_ENABLE                 (0x1<<0)
921 #define IGU_REG_ATTENTION_ACK_BITS                               0x130108
922 /* [R 4] Debug: attn_fsm */
923 #define IGU_REG_ATTN_FSM                                         0x130054
924 #define IGU_REG_ATTN_MSG_ADDR_H                          0x13011c
925 #define IGU_REG_ATTN_MSG_ADDR_L                          0x130120
926 /* [R 4] Debug: [3] - attention write done message is pending (0-no pending;
927  * 1-pending). [2:0] = PFID. Pending means attention message was sent; but
928  * write done didn't receive. */
929 #define IGU_REG_ATTN_WRITE_DONE_PENDING                  0x130030
930 #define IGU_REG_BLOCK_CONFIGURATION                              0x130000
931 #define IGU_REG_COMMAND_REG_32LSB_DATA                           0x130124
932 #define IGU_REG_COMMAND_REG_CTRL                                 0x13012c
933 /* [WB_R 32] Cleanup bit status per SB. 1 = cleanup is set. 0 = cleanup bit
934  * is clear. The bits in this registers are set and clear via the producer
935  * command. Data valid only in addresses 0-4. all the rest are zero. */
936 #define IGU_REG_CSTORM_TYPE_0_SB_CLEANUP                         0x130200
937 /* [R 5] Debug: ctrl_fsm */
938 #define IGU_REG_CTRL_FSM                                         0x130064
939 /* [R 1] data available for error memory. If this bit is clear do not red
940  * from error_handling_memory. */
941 #define IGU_REG_ERROR_HANDLING_DATA_VALID                        0x130130
942 /* [RW 11] Parity mask register #0 read/write */
943 #define IGU_REG_IGU_PRTY_MASK                                    0x1300a8
944 /* [R 11] Parity register #0 read */
945 #define IGU_REG_IGU_PRTY_STS                                     0x13009c
946 /* [RC 11] Parity register #0 read clear */
947 #define IGU_REG_IGU_PRTY_STS_CLR                                 0x1300a0
948 /* [R 4] Debug: int_handle_fsm */
949 #define IGU_REG_INT_HANDLE_FSM                                   0x130050
950 #define IGU_REG_LEADING_EDGE_LATCH                               0x130134
951 /* [RW 14] mapping CAM; relevant for E2 operating mode only. [0] - valid.
952  * [6:1] - vector number; [13:7] - FID (if VF - [13] = 0; [12:7] = VF
953  * number; if PF - [13] = 1; [12:10] = 0; [9:7] = PF number); */
954 #define IGU_REG_MAPPING_MEMORY                                   0x131000
955 #define IGU_REG_MAPPING_MEMORY_SIZE                              136
956 #define IGU_REG_PBA_STATUS_LSB                                   0x130138
957 #define IGU_REG_PBA_STATUS_MSB                                   0x13013c
958 #define IGU_REG_PCI_PF_MSI_EN                                    0x130140
959 #define IGU_REG_PCI_PF_MSIX_EN                                   0x130144
960 #define IGU_REG_PCI_PF_MSIX_FUNC_MASK                            0x130148
961 /* [WB_R 32] Each bit represent the pending bits status for that SB. 0 = no
962  * pending; 1 = pending. Pendings means interrupt was asserted; and write
963  * done was not received. Data valid only in addresses 0-4. all the rest are
964  * zero. */
965 #define IGU_REG_PENDING_BITS_STATUS                              0x130300
966 #define IGU_REG_PF_CONFIGURATION                                 0x130154
967 /* [RW 20] producers only. E2 mode: address 0-135 match to the mapping
968  * memory; 136 - PF0 default prod; 137 PF1 default prod; 138 - PF2 default
969  * prod; 139 PF3 default prod; 140 - PF0 - ATTN prod; 141 - PF1 - ATTN prod;
970  * 142 - PF2 - ATTN prod; 143 - PF3 - ATTN prod; 144-147 reserved. E1.5 mode
971  * - In backward compatible mode; for non default SB; each even line in the
972  * memory holds the U producer and each odd line hold the C producer. The
973  * first 128 producer are for NDSB (PF0 - 0-31; PF1 - 32-63 and so on). The
974  * last 20 producers are for the DSB for each PF. each PF has five segments
975  * (the order inside each segment is PF0; PF1; PF2; PF3) - 128-131 U prods;
976  * 132-135 C prods; 136-139 X prods; 140-143 T prods; 144-147 ATTN prods; */
977 #define IGU_REG_PROD_CONS_MEMORY                                 0x132000
978 /* [R 3] Debug: pxp_arb_fsm */
979 #define IGU_REG_PXP_ARB_FSM                                      0x130068
980 /* [RW 6] Write one for each bit will reset the appropriate memory. When the
981  * memory reset finished the appropriate bit will be clear. Bit 0 - mapping
982  * memory; Bit 1 - SB memory; Bit 2 - SB interrupt and mask register; Bit 3
983  * - MSIX memory; Bit 4 - PBA memory; Bit 5 - statistics; */
984 #define IGU_REG_RESET_MEMORIES                                   0x130158
985 /* [R 4] Debug: sb_ctrl_fsm */
986 #define IGU_REG_SB_CTRL_FSM                                      0x13004c
987 #define IGU_REG_SB_INT_BEFORE_MASK_LSB                           0x13015c
988 #define IGU_REG_SB_INT_BEFORE_MASK_MSB                           0x130160
989 #define IGU_REG_SB_MASK_LSB                                      0x130164
990 #define IGU_REG_SB_MASK_MSB                                      0x130168
991 /* [RW 16] Number of command that were dropped without causing an interrupt
992  * due to: read access for WO BAR address; or write access for RO BAR
993  * address or any access for reserved address or PCI function error is set
994  * and address is not MSIX; PBA or cleanup */
995 #define IGU_REG_SILENT_DROP                                      0x13016c
996 /* [RW 10] Number of MSI/MSIX/ATTN messages sent for the function: 0-63 -
997  * number of MSIX messages per VF; 64-67 - number of MSI/MSIX messages per
998  * PF; 68-71 number of ATTN messages per PF */
999 #define IGU_REG_STATISTIC_NUM_MESSAGE_SENT                       0x130800
1000 /* [RW 32] Number of cycles the timer mask masking the IGU interrupt when a
1001  * timer mask command arrives. Value must be bigger than 100. */
1002 #define IGU_REG_TIMER_MASKING_VALUE                              0x13003c
1003 #define IGU_REG_TRAILING_EDGE_LATCH                              0x130104
1004 #define IGU_REG_VF_CONFIGURATION                                 0x130170
1005 /* [WB_R 32] Each bit represent write done pending bits status for that SB
1006  * (MSI/MSIX message was sent and write done was not received yet). 0 =
1007  * clear; 1 = set. Data valid only in addresses 0-4. all the rest are zero. */
1008 #define IGU_REG_WRITE_DONE_PENDING                               0x130480
1009 #define MCP_A_REG_MCPR_SCRATCH                                   0x3a0000
1010 #define MCP_REG_MCPR_ACCESS_LOCK                                 0x8009c
1011 #define MCP_REG_MCPR_CPU_PROGRAM_COUNTER                         0x8501c
1012 #define MCP_REG_MCPR_GP_INPUTS                                   0x800c0
1013 #define MCP_REG_MCPR_GP_OENABLE                                  0x800c8
1014 #define MCP_REG_MCPR_GP_OUTPUTS                                  0x800c4
1015 #define MCP_REG_MCPR_IMC_COMMAND                                 0x85900
1016 #define MCP_REG_MCPR_IMC_DATAREG0                                0x85920
1017 #define MCP_REG_MCPR_IMC_SLAVE_CONTROL                           0x85904
1018 #define MCP_REG_MCPR_CPU_PROGRAM_COUNTER                         0x8501c
1019 #define MCP_REG_MCPR_NVM_ACCESS_ENABLE                           0x86424
1020 #define MCP_REG_MCPR_NVM_ADDR                                    0x8640c
1021 #define MCP_REG_MCPR_NVM_CFG4                                    0x8642c
1022 #define MCP_REG_MCPR_NVM_COMMAND                                 0x86400
1023 #define MCP_REG_MCPR_NVM_READ                                    0x86410
1024 #define MCP_REG_MCPR_NVM_SW_ARB                                  0x86420
1025 #define MCP_REG_MCPR_NVM_WRITE                                   0x86408
1026 #define MCP_REG_MCPR_SCRATCH                                     0xa0000
1027 #define MISC_AEU_GENERAL_MASK_REG_AEU_NIG_CLOSE_MASK             (0x1<<1)
1028 #define MISC_AEU_GENERAL_MASK_REG_AEU_PXP_CLOSE_MASK             (0x1<<0)
1029 /* [R 32] read first 32 bit after inversion of function 0. mapped as
1030    follows: [0] NIG attention for function0; [1] NIG attention for
1031    function1; [2] GPIO1 mcp; [3] GPIO2 mcp; [4] GPIO3 mcp; [5] GPIO4 mcp;
1032    [6] GPIO1 function 1; [7] GPIO2 function 1; [8] GPIO3 function 1; [9]
1033    GPIO4 function 1; [10] PCIE glue/PXP VPD event function0; [11] PCIE
1034    glue/PXP VPD event function1; [12] PCIE glue/PXP Expansion ROM event0;
1035    [13] PCIE glue/PXP Expansion ROM event1; [14] SPIO4; [15] SPIO5; [16]
1036    MSI/X indication for mcp; [17] MSI/X indication for function 1; [18] BRB
1037    Parity error; [19] BRB Hw interrupt; [20] PRS Parity error; [21] PRS Hw
1038    interrupt; [22] SRC Parity error; [23] SRC Hw interrupt; [24] TSDM Parity
1039    error; [25] TSDM Hw interrupt; [26] TCM Parity error; [27] TCM Hw
1040    interrupt; [28] TSEMI Parity error; [29] TSEMI Hw interrupt; [30] PBF
1041    Parity error; [31] PBF Hw interrupt; */
1042 #define MISC_REG_AEU_AFTER_INVERT_1_FUNC_0                       0xa42c
1043 #define MISC_REG_AEU_AFTER_INVERT_1_FUNC_1                       0xa430
1044 /* [R 32] read first 32 bit after inversion of mcp. mapped as follows: [0]
1045    NIG attention for function0; [1] NIG attention for function1; [2] GPIO1
1046    mcp; [3] GPIO2 mcp; [4] GPIO3 mcp; [5] GPIO4 mcp; [6] GPIO1 function 1;
1047    [7] GPIO2 function 1; [8] GPIO3 function 1; [9] GPIO4 function 1; [10]
1048    PCIE glue/PXP VPD event function0; [11] PCIE glue/PXP VPD event
1049    function1; [12] PCIE glue/PXP Expansion ROM event0; [13] PCIE glue/PXP
1050    Expansion ROM event1; [14] SPIO4; [15] SPIO5; [16] MSI/X indication for
1051    mcp; [17] MSI/X indication for function 1; [18] BRB Parity error; [19]
1052    BRB Hw interrupt; [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC
1053    Parity error; [23] SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw
1054    interrupt; [26] TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI
1055    Parity error; [29] TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw
1056    interrupt; */
1057 #define MISC_REG_AEU_AFTER_INVERT_1_MCP                          0xa434
1058 /* [R 32] read second 32 bit after inversion of function 0. mapped as
1059    follows: [0] PBClient Parity error; [1] PBClient Hw interrupt; [2] QM
1060    Parity error; [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw
1061    interrupt; [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity
1062    error; [9] XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw
1063    interrupt; [12] DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14]
1064    NIG Parity error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error;
1065    [17] Vaux PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw
1066    interrupt; [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM
1067    Parity error; [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI
1068    Hw interrupt; [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM
1069    Parity error; [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw
1070    interrupt; */
1071 #define MISC_REG_AEU_AFTER_INVERT_2_FUNC_0                       0xa438
1072 #define MISC_REG_AEU_AFTER_INVERT_2_FUNC_1                       0xa43c
1073 /* [R 32] read second 32 bit after inversion of mcp. mapped as follows: [0]
1074    PBClient Parity error; [1] PBClient Hw interrupt; [2] QM Parity error;
1075    [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw interrupt;
1076    [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity error; [9]
1077    XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw interrupt; [12]
1078    DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14] NIG Parity
1079    error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error; [17] Vaux
1080    PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw interrupt;
1081    [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM Parity error;
1082    [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI Hw interrupt;
1083    [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM Parity error;
1084    [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw interrupt; */
1085 #define MISC_REG_AEU_AFTER_INVERT_2_MCP                          0xa440
1086 /* [R 32] read third 32 bit after inversion of function 0. mapped as
1087    follows: [0] CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP Parity
1088    error; [3] PXP Hw interrupt; [4] PXPpciClockClient Parity error; [5]
1089    PXPpciClockClient Hw interrupt; [6] CFC Parity error; [7] CFC Hw
1090    interrupt; [8] CDU Parity error; [9] CDU Hw interrupt; [10] DMAE Parity
1091    error; [11] DMAE Hw interrupt; [12] IGU (HC) Parity error; [13] IGU (HC)
1092    Hw interrupt; [14] MISC Parity error; [15] MISC Hw interrupt; [16]
1093    pxp_misc_mps_attn; [17] Flash event; [18] SMB event; [19] MCP attn0; [20]
1094    MCP attn1; [21] SW timers attn_1 func0; [22] SW timers attn_2 func0; [23]
1095    SW timers attn_3 func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW
1096    timers attn_1 func1; [27] SW timers attn_2 func1; [28] SW timers attn_3
1097    func1; [29] SW timers attn_4 func1; [30] General attn0; [31] General
1098    attn1; */
1099 #define MISC_REG_AEU_AFTER_INVERT_3_FUNC_0                       0xa444
1100 #define MISC_REG_AEU_AFTER_INVERT_3_FUNC_1                       0xa448
1101 /* [R 32] read third 32 bit after inversion of mcp. mapped as follows: [0]
1102    CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP Parity error; [3] PXP
1103    Hw interrupt; [4] PXPpciClockClient Parity error; [5] PXPpciClockClient
1104    Hw interrupt; [6] CFC Parity error; [7] CFC Hw interrupt; [8] CDU Parity
1105    error; [9] CDU Hw interrupt; [10] DMAE Parity error; [11] DMAE Hw
1106    interrupt; [12] IGU (HC) Parity error; [13] IGU (HC) Hw interrupt; [14]
1107    MISC Parity error; [15] MISC Hw interrupt; [16] pxp_misc_mps_attn; [17]
1108    Flash event; [18] SMB event; [19] MCP attn0; [20] MCP attn1; [21] SW
1109    timers attn_1 func0; [22] SW timers attn_2 func0; [23] SW timers attn_3
1110    func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW timers attn_1
1111    func1; [27] SW timers attn_2 func1; [28] SW timers attn_3 func1; [29] SW
1112    timers attn_4 func1; [30] General attn0; [31] General attn1; */
1113 #define MISC_REG_AEU_AFTER_INVERT_3_MCP                          0xa44c
1114 /* [R 32] read fourth 32 bit after inversion of function 0. mapped as
1115    follows: [0] General attn2; [1] General attn3; [2] General attn4; [3]
1116    General attn5; [4] General attn6; [5] General attn7; [6] General attn8;
1117    [7] General attn9; [8] General attn10; [9] General attn11; [10] General
1118    attn12; [11] General attn13; [12] General attn14; [13] General attn15;
1119    [14] General attn16; [15] General attn17; [16] General attn18; [17]
1120    General attn19; [18] General attn20; [19] General attn21; [20] Main power
1121    interrupt; [21] RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN
1122    Latched attn; [24] RBCU Latched attn; [25] RBCP Latched attn; [26] GRC
1123    Latched timeout attention; [27] GRC Latched reserved access attention;
1124    [28] MCP Latched rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP
1125    Latched ump_tx_parity; [31] MCP Latched scpad_parity; */
1126 #define MISC_REG_AEU_AFTER_INVERT_4_FUNC_0                       0xa450
1127 #define MISC_REG_AEU_AFTER_INVERT_4_FUNC_1                       0xa454
1128 /* [R 32] read fourth 32 bit after inversion of mcp. mapped as follows: [0]
1129    General attn2; [1] General attn3; [2] General attn4; [3] General attn5;
1130    [4] General attn6; [5] General attn7; [6] General attn8; [7] General
1131    attn9; [8] General attn10; [9] General attn11; [10] General attn12; [11]
1132    General attn13; [12] General attn14; [13] General attn15; [14] General
1133    attn16; [15] General attn17; [16] General attn18; [17] General attn19;
1134    [18] General attn20; [19] General attn21; [20] Main power interrupt; [21]
1135    RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN Latched attn; [24]
1136    RBCU Latched attn; [25] RBCP Latched attn; [26] GRC Latched timeout
1137    attention; [27] GRC Latched reserved access attention; [28] MCP Latched
1138    rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP Latched
1139    ump_tx_parity; [31] MCP Latched scpad_parity; */
1140 #define MISC_REG_AEU_AFTER_INVERT_4_MCP                          0xa458
1141 /* [R 32] Read fifth 32 bit after inversion of function 0. Mapped as
1142  * follows: [0] PGLUE config_space; [1] PGLUE misc_flr; [2] PGLUE B RBC
1143  * attention [3] PGLUE B RBC parity; [4] ATC attention; [5] ATC parity; [6]
1144  * CNIG attention (reserved); [7] CNIG parity (reserved); [31-8] Reserved; */
1145 #define MISC_REG_AEU_AFTER_INVERT_5_FUNC_0                       0xa700
1146 /* [W 14] write to this register results with the clear of the latched
1147    signals; one in d0 clears RBCR latch; one in d1 clears RBCT latch; one in
1148    d2 clears RBCN latch; one in d3 clears RBCU latch; one in d4 clears RBCP
1149    latch; one in d5 clears GRC Latched timeout attention; one in d6 clears
1150    GRC Latched reserved access attention; one in d7 clears Latched
1151    rom_parity; one in d8 clears Latched ump_rx_parity; one in d9 clears
1152    Latched ump_tx_parity; one in d10 clears Latched scpad_parity (both
1153    ports); one in d11 clears pxpv_misc_mps_attn; one in d12 clears
1154    pxp_misc_exp_rom_attn0; one in d13 clears pxp_misc_exp_rom_attn1; read
1155    from this register return zero */
1156 #define MISC_REG_AEU_CLR_LATCH_SIGNAL                            0xa45c
1157 /* [RW 32] first 32b for enabling the output for function 0 output0. mapped
1158    as follows: [0] NIG attention for function0; [1] NIG attention for
1159    function1; [2] GPIO1 function 0; [3] GPIO2 function 0; [4] GPIO3 function
1160    0; [5] GPIO4 function 0; [6] GPIO1 function 1; [7] GPIO2 function 1; [8]
1161    GPIO3 function 1; [9] GPIO4 function 1; [10] PCIE glue/PXP VPD event
1162    function0; [11] PCIE glue/PXP VPD event function1; [12] PCIE glue/PXP
1163    Expansion ROM event0; [13] PCIE glue/PXP Expansion ROM event1; [14]
1164    SPIO4; [15] SPIO5; [16] MSI/X indication for function 0; [17] MSI/X
1165    indication for function 1; [18] BRB Parity error; [19] BRB Hw interrupt;
1166    [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC Parity error; [23]
1167    SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw interrupt; [26]
1168    TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI Parity error; [29]
1169    TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw interrupt; */
1170 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_0                        0xa06c
1171 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_1                        0xa07c
1172 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_2                        0xa08c
1173 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_3                        0xa09c
1174 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_5                        0xa0bc
1175 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_6                        0xa0cc
1176 #define MISC_REG_AEU_ENABLE1_FUNC_0_OUT_7                        0xa0dc
1177 /* [RW 32] first 32b for enabling the output for function 1 output0. mapped
1178    as follows: [0] NIG attention for function0; [1] NIG attention for
1179    function1; [2] GPIO1 function 1; [3] GPIO2 function 1; [4] GPIO3 function
1180    1; [5] GPIO4 function 1; [6] GPIO1 function 1; [7] GPIO2 function 1; [8]
1181    GPIO3 function 1; [9] GPIO4 function 1; [10] PCIE glue/PXP VPD event
1182    function0; [11] PCIE glue/PXP VPD event function1; [12] PCIE glue/PXP
1183    Expansion ROM event0; [13] PCIE glue/PXP Expansion ROM event1; [14]
1184    SPIO4; [15] SPIO5; [16] MSI/X indication for function 1; [17] MSI/X
1185    indication for function 1; [18] BRB Parity error; [19] BRB Hw interrupt;
1186    [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC Parity error; [23]
1187    SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw interrupt; [26]
1188    TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI Parity error; [29]
1189    TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw interrupt; */
1190 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_0                        0xa10c
1191 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_1                        0xa11c
1192 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_2                        0xa12c
1193 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_3                        0xa13c
1194 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_5                        0xa15c
1195 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_6                        0xa16c
1196 #define MISC_REG_AEU_ENABLE1_FUNC_1_OUT_7                        0xa17c
1197 /* [RW 32] first 32b for enabling the output for close the gate nig. mapped
1198    as follows: [0] NIG attention for function0; [1] NIG attention for
1199    function1; [2] GPIO1 function 0; [3] GPIO2 function 0; [4] GPIO3 function
1200    0; [5] GPIO4 function 0; [6] GPIO1 function 1; [7] GPIO2 function 1; [8]
1201    GPIO3 function 1; [9] GPIO4 function 1; [10] PCIE glue/PXP VPD event
1202    function0; [11] PCIE glue/PXP VPD event function1; [12] PCIE glue/PXP
1203    Expansion ROM event0; [13] PCIE glue/PXP Expansion ROM event1; [14]
1204    SPIO4; [15] SPIO5; [16] MSI/X indication for function 0; [17] MSI/X
1205    indication for function 1; [18] BRB Parity error; [19] BRB Hw interrupt;
1206    [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC Parity error; [23]
1207    SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw interrupt; [26]
1208    TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI Parity error; [29]
1209    TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw interrupt; */
1210 #define MISC_REG_AEU_ENABLE1_NIG_0                               0xa0ec
1211 #define MISC_REG_AEU_ENABLE1_NIG_1                               0xa18c
1212 /* [RW 32] first 32b for enabling the output for close the gate pxp. mapped
1213    as follows: [0] NIG attention for function0; [1] NIG attention for
1214    function1; [2] GPIO1 function 0; [3] GPIO2 function 0; [4] GPIO3 function
1215    0; [5] GPIO4 function 0; [6] GPIO1 function 1; [7] GPIO2 function 1; [8]
1216    GPIO3 function 1; [9] GPIO4 function 1; [10] PCIE glue/PXP VPD event
1217    function0; [11] PCIE glue/PXP VPD event function1; [12] PCIE glue/PXP
1218    Expansion ROM event0; [13] PCIE glue/PXP Expansion ROM event1; [14]
1219    SPIO4; [15] SPIO5; [16] MSI/X indication for function 0; [17] MSI/X
1220    indication for function 1; [18] BRB Parity error; [19] BRB Hw interrupt;
1221    [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC Parity error; [23]
1222    SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw interrupt; [26]
1223    TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI Parity error; [29]
1224    TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw interrupt; */
1225 #define MISC_REG_AEU_ENABLE1_PXP_0                               0xa0fc
1226 #define MISC_REG_AEU_ENABLE1_PXP_1                               0xa19c
1227 /* [RW 32] second 32b for enabling the output for function 0 output0. mapped
1228    as follows: [0] PBClient Parity error; [1] PBClient Hw interrupt; [2] QM
1229    Parity error; [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw
1230    interrupt; [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity
1231    error; [9] XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw
1232    interrupt; [12] DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14]
1233    NIG Parity error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error;
1234    [17] Vaux PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw
1235    interrupt; [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM
1236    Parity error; [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI
1237    Hw interrupt; [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM
1238    Parity error; [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw
1239    interrupt; */
1240 #define MISC_REG_AEU_ENABLE2_FUNC_0_OUT_0                        0xa070
1241 #define MISC_REG_AEU_ENABLE2_FUNC_0_OUT_1                        0xa080
1242 /* [RW 32] second 32b for enabling the output for function 1 output0. mapped
1243    as follows: [0] PBClient Parity error; [1] PBClient Hw interrupt; [2] QM
1244    Parity error; [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw
1245    interrupt; [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity
1246    error; [9] XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw
1247    interrupt; [12] DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14]
1248    NIG Parity error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error;
1249    [17] Vaux PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw
1250    interrupt; [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM
1251    Parity error; [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI
1252    Hw interrupt; [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM
1253    Parity error; [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw
1254    interrupt; */
1255 #define MISC_REG_AEU_ENABLE2_FUNC_1_OUT_0                        0xa110
1256 #define MISC_REG_AEU_ENABLE2_FUNC_1_OUT_1                        0xa120
1257 /* [RW 32] second 32b for enabling the output for close the gate nig. mapped
1258    as follows: [0] PBClient Parity error; [1] PBClient Hw interrupt; [2] QM
1259    Parity error; [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw
1260    interrupt; [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity
1261    error; [9] XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw
1262    interrupt; [12] DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14]
1263    NIG Parity error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error;
1264    [17] Vaux PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw
1265    interrupt; [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM
1266    Parity error; [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI
1267    Hw interrupt; [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM
1268    Parity error; [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw
1269    interrupt; */
1270 #define MISC_REG_AEU_ENABLE2_NIG_0                               0xa0f0
1271 #define MISC_REG_AEU_ENABLE2_NIG_1                               0xa190
1272 /* [RW 32] second 32b for enabling the output for close the gate pxp. mapped
1273    as follows: [0] PBClient Parity error; [1] PBClient Hw interrupt; [2] QM
1274    Parity error; [3] QM Hw interrupt; [4] Timers Parity error; [5] Timers Hw
1275    interrupt; [6] XSDM Parity error; [7] XSDM Hw interrupt; [8] XCM Parity
1276    error; [9] XCM Hw interrupt; [10] XSEMI Parity error; [11] XSEMI Hw
1277    interrupt; [12] DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14]
1278    NIG Parity error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error;
1279    [17] Vaux PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw
1280    interrupt; [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM
1281    Parity error; [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI
1282    Hw interrupt; [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM
1283    Parity error; [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw
1284    interrupt; */
1285 #define MISC_REG_AEU_ENABLE2_PXP_0                               0xa100
1286 #define MISC_REG_AEU_ENABLE2_PXP_1                               0xa1a0
1287 /* [RW 32] third 32b for enabling the output for function 0 output0. mapped
1288    as follows: [0] CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP
1289    Parity error; [3] PXP Hw interrupt; [4] PXPpciClockClient Parity error;
1290    [5] PXPpciClockClient Hw interrupt; [6] CFC Parity error; [7] CFC Hw
1291    interrupt; [8] CDU Parity error; [9] CDU Hw interrupt; [10] DMAE Parity
1292    error; [11] DMAE Hw interrupt; [12] IGU (HC) Parity error; [13] IGU (HC)
1293    Hw interrupt; [14] MISC Parity error; [15] MISC Hw interrupt; [16]
1294    pxp_misc_mps_attn; [17] Flash event; [18] SMB event; [19] MCP attn0; [20]
1295    MCP attn1; [21] SW timers attn_1 func0; [22] SW timers attn_2 func0; [23]
1296    SW timers attn_3 func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW
1297    timers attn_1 func1; [27] SW timers attn_2 func1; [28] SW timers attn_3
1298    func1; [29] SW timers attn_4 func1; [30] General attn0; [31] General
1299    attn1; */
1300 #define MISC_REG_AEU_ENABLE3_FUNC_0_OUT_0                        0xa074
1301 #define MISC_REG_AEU_ENABLE3_FUNC_0_OUT_1                        0xa084
1302 /* [RW 32] third 32b for enabling the output for function 1 output0. mapped
1303    as follows: [0] CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP
1304    Parity error; [3] PXP Hw interrupt; [4] PXPpciClockClient Parity error;
1305    [5] PXPpciClockClient Hw interrupt; [6] CFC Parity error; [7] CFC Hw
1306    interrupt; [8] CDU Parity error; [9] CDU Hw interrupt; [10] DMAE Parity
1307    error; [11] DMAE Hw interrupt; [12] IGU (HC) Parity error; [13] IGU (HC)
1308    Hw interrupt; [14] MISC Parity error; [15] MISC Hw interrupt; [16]
1309    pxp_misc_mps_attn; [17] Flash event; [18] SMB event; [19] MCP attn0; [20]
1310    MCP attn1; [21] SW timers attn_1 func0; [22] SW timers attn_2 func0; [23]
1311    SW timers attn_3 func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW
1312    timers attn_1 func1; [27] SW timers attn_2 func1; [28] SW timers attn_3
1313    func1; [29] SW timers attn_4 func1; [30] General attn0; [31] General
1314    attn1; */
1315 #define MISC_REG_AEU_ENABLE3_FUNC_1_OUT_0                        0xa114
1316 #define MISC_REG_AEU_ENABLE3_FUNC_1_OUT_1                        0xa124
1317 /* [RW 32] third 32b for enabling the output for close the gate nig. mapped
1318    as follows: [0] CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP
1319    Parity error; [3] PXP Hw interrupt; [4] PXPpciClockClient Parity error;
1320    [5] PXPpciClockClient Hw interrupt; [6] CFC Parity error; [7] CFC Hw
1321    interrupt; [8] CDU Parity error; [9] CDU Hw interrupt; [10] DMAE Parity
1322    error; [11] DMAE Hw interrupt; [12] IGU (HC) Parity error; [13] IGU (HC)
1323    Hw interrupt; [14] MISC Parity error; [15] MISC Hw interrupt; [16]
1324    pxp_misc_mps_attn; [17] Flash event; [18] SMB event; [19] MCP attn0; [20]
1325    MCP attn1; [21] SW timers attn_1 func0; [22] SW timers attn_2 func0; [23]
1326    SW timers attn_3 func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW
1327    timers attn_1 func1; [27] SW timers attn_2 func1; [28] SW timers attn_3
1328    func1; [29] SW timers attn_4 func1; [30] General attn0; [31] General
1329    attn1; */
1330 #define MISC_REG_AEU_ENABLE3_NIG_0                               0xa0f4
1331 #define MISC_REG_AEU_ENABLE3_NIG_1                               0xa194
1332 /* [RW 32] third 32b for enabling the output for close the gate pxp. mapped
1333    as follows: [0] CSEMI Parity error; [1] CSEMI Hw interrupt; [2] PXP
1334    Parity error; [3] PXP Hw interrupt; [4] PXPpciClockClient Parity error;
1335    [5] PXPpciClockClient Hw interrupt; [6] CFC Parity error; [7] CFC Hw
1336    interrupt; [8] CDU Parity error; [9] CDU Hw interrupt; [10] DMAE Parity
1337    error; [11] DMAE Hw interrupt; [12] IGU (HC) Parity error; [13] IGU (HC)
1338    Hw interrupt; [14] MISC Parity error; [15] MISC Hw interrupt; [16]
1339    pxp_misc_mps_attn; [17] Flash event; [18] SMB event; [19] MCP attn0; [20]
1340    MCP attn1; [21] SW timers attn_1 func0; [22] SW timers attn_2 func0; [23]
1341    SW timers attn_3 func0; [24] SW timers attn_4 func0; [25] PERST; [26] SW
1342    timers attn_1 func1; [27] SW timers attn_2 func1; [28] SW timers attn_3
1343    func1; [29] SW timers attn_4 func1; [30] General attn0; [31] General
1344    attn1; */
1345 #define MISC_REG_AEU_ENABLE3_PXP_0                               0xa104
1346 #define MISC_REG_AEU_ENABLE3_PXP_1                               0xa1a4
1347 /* [RW 32] fourth 32b for enabling the output for function 0 output0.mapped
1348    as follows: [0] General attn2; [1] General attn3; [2] General attn4; [3]
1349    General attn5; [4] General attn6; [5] General attn7; [6] General attn8;
1350    [7] General attn9; [8] General attn10; [9] General attn11; [10] General
1351    attn12; [11] General attn13; [12] General attn14; [13] General attn15;
1352    [14] General attn16; [15] General attn17; [16] General attn18; [17]
1353    General attn19; [18] General attn20; [19] General attn21; [20] Main power
1354    interrupt; [21] RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN
1355    Latched attn; [24] RBCU Latched attn; [25] RBCP Latched attn; [26] GRC
1356    Latched timeout attention; [27] GRC Latched reserved access attention;
1357    [28] MCP Latched rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP
1358    Latched ump_tx_parity; [31] MCP Latched scpad_parity; */
1359 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_0                        0xa078
1360 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_2                        0xa098
1361 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_4                        0xa0b8
1362 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_5                        0xa0c8
1363 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_6                        0xa0d8
1364 #define MISC_REG_AEU_ENABLE4_FUNC_0_OUT_7                        0xa0e8
1365 /* [RW 32] fourth 32b for enabling the output for function 1 output0.mapped
1366    as follows: [0] General attn2; [1] General attn3; [2] General attn4; [3]
1367    General attn5; [4] General attn6; [5] General attn7; [6] General attn8;
1368    [7] General attn9; [8] General attn10; [9] General attn11; [10] General
1369    attn12; [11] General attn13; [12] General attn14; [13] General attn15;
1370    [14] General attn16; [15] General attn17; [16] General attn18; [17]
1371    General attn19; [18] General attn20; [19] General attn21; [20] Main power
1372    interrupt; [21] RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN
1373    Latched attn; [24] RBCU Latched attn; [25] RBCP Latched attn; [26] GRC
1374    Latched timeout attention; [27] GRC Latched reserved access attention;
1375    [28] MCP Latched rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP
1376    Latched ump_tx_parity; [31] MCP Latched scpad_parity; */
1377 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_0                        0xa118
1378 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_2                        0xa138
1379 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_4                        0xa158
1380 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_5                        0xa168
1381 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_6                        0xa178
1382 #define MISC_REG_AEU_ENABLE4_FUNC_1_OUT_7                        0xa188
1383 /* [RW 32] fourth 32b for enabling the output for close the gate nig.mapped
1384    as follows: [0] General attn2; [1] General attn3; [2] General attn4; [3]
1385    General attn5; [4] General attn6; [5] General attn7; [6] General attn8;
1386    [7] General attn9; [8] General attn10; [9] General attn11; [10] General
1387    attn12; [11] General attn13; [12] General attn14; [13] General attn15;
1388    [14] General attn16; [15] General attn17; [16] General attn18; [17]
1389    General attn19; [18] General attn20; [19] General attn21; [20] Main power
1390    interrupt; [21] RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN
1391    Latched attn; [24] RBCU Latched attn; [25] RBCP Latched attn; [26] GRC
1392    Latched timeout attention; [27] GRC Latched reserved access attention;
1393    [28] MCP Latched rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP
1394    Latched ump_tx_parity; [31] MCP Latched scpad_parity; */
1395 #define MISC_REG_AEU_ENABLE4_NIG_0                               0xa0f8
1396 #define MISC_REG_AEU_ENABLE4_NIG_1                               0xa198
1397 /* [RW 32] fourth 32b for enabling the output for close the gate pxp.mapped
1398    as follows: [0] General attn2; [1] General attn3; [2] General attn4; [3]
1399    General attn5; [4] General attn6; [5] General attn7; [6] General attn8;
1400    [7] General attn9; [8] General attn10; [9] General attn11; [10] General
1401    attn12; [11] General attn13; [12] General attn14; [13] General attn15;
1402    [14] General attn16; [15] General attn17; [16] General attn18; [17]
1403    General attn19; [18] General attn20; [19] General attn21; [20] Main power
1404    interrupt; [21] RBCR Latched attn; [22] RBCT Latched attn; [23] RBCN
1405    Latched attn; [24] RBCU Latched attn; [25] RBCP Latched attn; [26] GRC
1406    Latched timeout attention; [27] GRC Latched reserved access attention;
1407    [28] MCP Latched rom_parity; [29] MCP Latched ump_rx_parity; [30] MCP
1408    Latched ump_tx_parity; [31] MCP Latched scpad_parity; */
1409 #define MISC_REG_AEU_ENABLE4_PXP_0                               0xa108
1410 #define MISC_REG_AEU_ENABLE4_PXP_1                               0xa1a8
1411 /* [RW 32] fifth 32b for enabling the output for function 0 output0. Mapped
1412  * as follows: [0] PGLUE config_space; [1] PGLUE misc_flr; [2] PGLUE B RBC
1413  * attention [3] PGLUE B RBC parity; [4] ATC attention; [5] ATC parity; [6]
1414  * mstat0 attention; [7] mstat0 parity; [8] mstat1 attention; [9] mstat1
1415  * parity; [31-10] Reserved; */
1416 #define MISC_REG_AEU_ENABLE5_FUNC_0_OUT_0                        0xa688
1417 /* [RW 32] Fifth 32b for enabling the output for function 1 output0. Mapped
1418  * as follows: [0] PGLUE config_space; [1] PGLUE misc_flr; [2] PGLUE B RBC
1419  * attention [3] PGLUE B RBC parity; [4] ATC attention; [5] ATC parity; [6]
1420  * mstat0 attention; [7] mstat0 parity; [8] mstat1 attention; [9] mstat1
1421  * parity; [31-10] Reserved; */
1422 #define MISC_REG_AEU_ENABLE5_FUNC_1_OUT_0                        0xa6b0
1423 /* [RW 1] set/clr general attention 0; this will set/clr bit 94 in the aeu
1424    128 bit vector */
1425 #define MISC_REG_AEU_GENERAL_ATTN_0                              0xa000
1426 #define MISC_REG_AEU_GENERAL_ATTN_1                              0xa004
1427 #define MISC_REG_AEU_GENERAL_ATTN_10                             0xa028
1428 #define MISC_REG_AEU_GENERAL_ATTN_11                             0xa02c
1429 #define MISC_REG_AEU_GENERAL_ATTN_12                             0xa030
1430 #define MISC_REG_AEU_GENERAL_ATTN_2                              0xa008
1431 #define MISC_REG_AEU_GENERAL_ATTN_3                              0xa00c
1432 #define MISC_REG_AEU_GENERAL_ATTN_4                              0xa010
1433 #define MISC_REG_AEU_GENERAL_ATTN_5                              0xa014
1434 #define MISC_REG_AEU_GENERAL_ATTN_6                              0xa018
1435 #define MISC_REG_AEU_GENERAL_ATTN_7                              0xa01c
1436 #define MISC_REG_AEU_GENERAL_ATTN_8                              0xa020
1437 #define MISC_REG_AEU_GENERAL_ATTN_9                              0xa024
1438 #define MISC_REG_AEU_GENERAL_MASK                                0xa61c
1439 /* [RW 32] first 32b for inverting the input for function 0; for each bit:
1440    0= do not invert; 1= invert; mapped as follows: [0] NIG attention for
1441    function0; [1] NIG attention for function1; [2] GPIO1 mcp; [3] GPIO2 mcp;
1442    [4] GPIO3 mcp; [5] GPIO4 mcp; [6] GPIO1 function 1; [7] GPIO2 function 1;
1443    [8] GPIO3 function 1; [9] GPIO4 function 1; [10] PCIE glue/PXP VPD event
1444    function0; [11] PCIE glue/PXP VPD event function1; [12] PCIE glue/PXP
1445    Expansion ROM event0; [13] PCIE glue/PXP Expansion ROM event1; [14]
1446    SPIO4; [15] SPIO5; [16] MSI/X indication for mcp; [17] MSI/X indication
1447    for function 1; [18] BRB Parity error; [19] BRB Hw interrupt; [20] PRS
1448    Parity error; [21] PRS Hw interrupt; [22] SRC Parity error; [23] SRC Hw
1449    interrupt; [24] TSDM Parity error; [25] TSDM Hw interrupt; [26] TCM
1450    Parity error; [27] TCM Hw interrupt; [28] TSEMI Parity error; [29] TSEMI
1451    Hw interrupt; [30] PBF Parity error; [31] PBF Hw interrupt; */
1452 #define MISC_REG_AEU_INVERTER_1_FUNC_0                           0xa22c
1453 #define MISC_REG_AEU_INVERTER_1_FUNC_1                           0xa23c
1454 /* [RW 32] second 32b for inverting the input for function 0; for each bit:
1455    0= do not invert; 1= invert. mapped as follows: [0] PBClient Parity
1456    error; [1] PBClient Hw interrupt; [2] QM Parity error; [3] QM Hw
1457    interrupt; [4] Timers Parity error; [5] Timers Hw interrupt; [6] XSDM
1458    Parity error; [7] XSDM Hw interrupt; [8] XCM Parity error; [9] XCM Hw
1459    interrupt; [10] XSEMI Parity error; [11] XSEMI Hw interrupt; [12]
1460    DoorbellQ Parity error; [13] DoorbellQ Hw interrupt; [14] NIG Parity
1461    error; [15] NIG Hw interrupt; [16] Vaux PCI core Parity error; [17] Vaux
1462    PCI core Hw interrupt; [18] Debug Parity error; [19] Debug Hw interrupt;
1463    [20] USDM Parity error; [21] USDM Hw interrupt; [22] UCM Parity error;
1464    [23] UCM Hw interrupt; [24] USEMI Parity error; [25] USEMI Hw interrupt;
1465    [26] UPB Parity error; [27] UPB Hw interrupt; [28] CSDM Parity error;
1466    [29] CSDM Hw interrupt; [30] CCM Parity error; [31] CCM Hw interrupt; */
1467 #define MISC_REG_AEU_INVERTER_2_FUNC_0                           0xa230
1468 #define MISC_REG_AEU_INVERTER_2_FUNC_1                           0xa240
1469 /* [RW 10] [7:0] = mask 8 attention output signals toward IGU function0;
1470    [9:8] = raserved. Zero = mask; one = unmask */
1471 #define MISC_REG_AEU_MASK_ATTN_FUNC_0                            0xa060
1472 #define MISC_REG_AEU_MASK_ATTN_FUNC_1                            0xa064
1473 /* [RW 1] If set a system kill occurred */
1474 #define MISC_REG_AEU_SYS_KILL_OCCURRED                           0xa610
1475 /* [RW 32] Represent the status of the input vector to the AEU when a system
1476    kill occurred. The register is reset in por reset. Mapped as follows: [0]
1477    NIG attention for function0; [1] NIG attention for function1; [2] GPIO1
1478    mcp; [3] GPIO2 mcp; [4] GPIO3 mcp; [5] GPIO4 mcp; [6] GPIO1 function 1;
1479    [7] GPIO2 function 1; [8] GPIO3 function 1; [9] GPIO4 function 1; [10]
1480    PCIE glue/PXP VPD event function0; [11] PCIE glue/PXP VPD event
1481    function1; [12] PCIE glue/PXP Expansion ROM event0; [13] PCIE glue/PXP
1482    Expansion ROM event1; [14] SPIO4; [15] SPIO5; [16] MSI/X indication for
1483    mcp; [17] MSI/X indication for function 1; [18] BRB Parity error; [19]
1484    BRB Hw interrupt; [20] PRS Parity error; [21] PRS Hw interrupt; [22] SRC
1485    Parity error; [23] SRC Hw interrupt; [24] TSDM Parity error; [25] TSDM Hw
1486    interrupt; [26] TCM Parity error; [27] TCM Hw interrupt; [28] TSEMI
1487    Parity error; [29] TSEMI Hw interrupt; [30] PBF Parity error; [31] PBF Hw
1488    interrupt; */
1489 #define MISC_REG_AEU_SYS_KILL_STATUS_0                           0xa600
1490 #define MISC_REG_AEU_SYS_KILL_STATUS_1                           0xa604
1491 #define MISC_REG_AEU_SYS_KILL_STATUS_2                           0xa608
1492 #define MISC_REG_AEU_SYS_KILL_STATUS_3                           0xa60c
1493 /* [R 4] This field indicates the type of the device. '0' - 2 Ports; '1' - 1
1494    Port. */
1495 #define MISC_REG_BOND_ID                                         0xa400
1496 /* [R 16] These bits indicate the part number for the chip. */
1497 #define MISC_REG_CHIP_NUM                                        0xa408
1498 /* [R 4] These bits indicate the base revision of the chip. This value
1499    starts at 0x0 for the A0 tape-out and increments by one for each
1500    all-layer tape-out. */
1501 #define MISC_REG_CHIP_REV                                        0xa40c
1502 /* [R 14] otp_misc_do[100:0] spare bits collection: 13:11-
1503  * otp_misc_do[100:98]; 10:7 - otp_misc_do[87:84]; 6:3 - otp_misc_do[75:72];
1504  * 2:1 - otp_misc_do[51:50]; 0 - otp_misc_do[1]. */
1505 #define MISC_REG_CHIP_TYPE                                       0xac60
1506 #define MISC_REG_CHIP_TYPE_57811_MASK                            (1<<1)
1507 #define MISC_REG_CPMU_LP_DR_ENABLE                               0xa858
1508 /* [RW 1] FW EEE LPI Enable. When 1 indicates that EEE LPI mode is enabled
1509  * by FW. When 0 indicates that the EEE LPI mode is disabled by FW. Clk
1510  * 25MHz. Reset on hard reset. */
1511 #define MISC_REG_CPMU_LP_FW_ENABLE_P0                            0xa84c
1512 /* [RW 32] EEE LPI Idle Threshold. The threshold value for the idle EEE LPI
1513  * counter. Timer tick is 1 us. Clock 25MHz. Reset on hard reset. */
1514 #define MISC_REG_CPMU_LP_IDLE_THR_P0                             0xa8a0
1515 /* [RW 18] LPI entry events mask. [0] - Vmain SM Mask. When 1 indicates that
1516  * the Vmain SM end state is disabled. When 0 indicates that the Vmain SM
1517  * end state is enabled. [1] - FW Queues Empty Mask. When 1 indicates that
1518  * the FW command that all Queues are empty is disabled. When 0 indicates
1519  * that the FW command that all Queues are empty is enabled. [2] - FW Early
1520  * Exit Mask / Reserved (Entry mask). When 1 indicates that the FW Early
1521  * Exit command is disabled. When 0 indicates that the FW Early Exit command
1522  * is enabled. This bit applicable only in the EXIT Events Mask registers.
1523  * [3] - PBF Request Mask. When 1 indicates that the PBF Request indication
1524  * is disabled. When 0 indicates that the PBF Request indication is enabled.
1525  * [4] - Tx Request Mask. When =1 indicates that the Tx other Than PBF
1526  * Request indication is disabled. When 0 indicates that the Tx Other Than
1527  * PBF Request indication is enabled. [5] - Rx EEE LPI Status Mask. When 1
1528  * indicates that the RX EEE LPI Status indication is disabled. When 0
1529  * indicates that the RX EEE LPI Status indication is enabled. In the EXIT
1530  * Events Masks registers; this bit masks the falling edge detect of the LPI
1531  * Status (Rx LPI is on - off). [6] - Tx Pause Mask. When 1 indicates that
1532  * the Tx Pause indication is disabled. When 0 indicates that the Tx Pause
1533  * indication is enabled. [7] - BRB1 Empty Mask. When 1 indicates that the
1534  * BRB1 EMPTY indication is disabled. When 0 indicates that the BRB1 EMPTY
1535  * indication is enabled. [8] - QM Idle Mask. When 1 indicates that the QM
1536  * IDLE indication is disabled. When 0 indicates that the QM IDLE indication
1537  * is enabled. (One bit for both VOQ0 and VOQ1). [9] - QM LB Idle Mask. When
1538  * 1 indicates that the QM IDLE indication for LOOPBACK is disabled. When 0
1539  * indicates that the QM IDLE indication for LOOPBACK is enabled. [10] - L1
1540  * Status Mask. When 1 indicates that the L1 Status indication from the PCIE
1541  * CORE is disabled. When 0 indicates that the RX EEE LPI Status indication
1542  * from the PCIE CORE is enabled. In the EXIT Events Masks registers; this
1543  * bit masks the falling edge detect of the L1 status (L1 is on - off). [11]
1544  * - P0 E0 EEE EEE LPI REQ Mask. When =1 indicates that the P0 E0 EEE EEE
1545  * LPI REQ indication is disabled. When =0 indicates that the P0 E0 EEE LPI
1546  * REQ indication is enabled. [12] - P1 E0 EEE LPI REQ Mask. When =1
1547  * indicates that the P0 EEE LPI REQ indication is disabled. When =0
1548  * indicates that the P0 EEE LPI REQ indication is enabled. [13] - P0 E1 EEE
1549  * LPI REQ Mask. When =1 indicates that the P0 EEE LPI REQ indication is
1550  * disabled. When =0 indicates that the P0 EEE LPI REQ indication is
1551  * enabled. [14] - P1 E1 EEE LPI REQ Mask. When =1 indicates that the P0 EEE
1552  * LPI REQ indication is disabled. When =0 indicates that the P0 EEE LPI REQ
1553  * indication is enabled. [15] - L1 REQ Mask. When =1 indicates that the L1
1554  * REQ indication is disabled. When =0 indicates that the L1 indication is
1555  * enabled. [16] - Rx EEE LPI Status Edge Detect Mask. When =1 indicates
1556  * that the RX EEE LPI Status Falling Edge Detect indication is disabled (Rx
1557  * EEE LPI is on - off). When =0 indicates that the RX EEE LPI Status
1558  * Falling Edge Detec indication is enabled (Rx EEE LPI is on - off). This
1559  * bit is applicable only in the EXIT Events Masks registers. [17] - L1
1560  * Status Edge Detect Mask. When =1 indicates that the L1 Status Falling
1561  * Edge Detect indication from the PCIE CORE is disabled (L1 is on - off).
1562  * When =0 indicates that the L1 Status Falling Edge Detect indication from
1563  * the PCIE CORE is enabled (L1 is on - off). This bit is applicable only in
1564  * the EXIT Events Masks registers. Clock 25MHz. Reset on hard reset. */
1565 #define MISC_REG_CPMU_LP_MASK_ENT_P0                             0xa880
1566 /* [RW 18] EEE LPI exit events mask. [0] - Vmain SM Mask. When 1 indicates
1567  * that the Vmain SM end state is disabled. When 0 indicates that the Vmain
1568  * SM end state is enabled. [1] - FW Queues Empty Mask. When 1 indicates
1569  * that the FW command that all Queues are empty is disabled. When 0
1570  * indicates that the FW command that all Queues are empty is enabled. [2] -
1571  * FW Early Exit Mask / Reserved (Entry mask). When 1 indicates that the FW
1572  * Early Exit command is disabled. When 0 indicates that the FW Early Exit
1573  * command is enabled. This bit applicable only in the EXIT Events Mask
1574  * registers. [3] - PBF Request Mask. When 1 indicates that the PBF Request
1575  * indication is disabled. When 0 indicates that the PBF Request indication
1576  * is enabled. [4] - Tx Request Mask. When =1 indicates that the Tx other
1577  * Than PBF Request indication is disabled. When 0 indicates that the Tx
1578  * Other Than PBF Request indication is enabled. [5] - Rx EEE LPI Status
1579  * Mask. When 1 indicates that the RX EEE LPI Status indication is disabled.
1580  * When 0 indicates that the RX LPI Status indication is enabled. In the
1581  * EXIT Events Masks registers; this bit masks the falling edge detect of
1582  * the EEE LPI Status (Rx EEE LPI is on - off). [6] - Tx Pause Mask. When 1
1583  * indicates that the Tx Pause indication is disabled. When 0 indicates that
1584  * the Tx Pause indication is enabled. [7] - BRB1 Empty Mask. When 1
1585  * indicates that the BRB1 EMPTY indication is disabled. When 0 indicates
1586  * that the BRB1 EMPTY indication is enabled. [8] - QM Idle Mask. When 1
1587  * indicates that the QM IDLE indication is disabled. When 0 indicates that
1588  * the QM IDLE indication is enabled. (One bit for both VOQ0 and VOQ1). [9]
1589  * - QM LB Idle Mask. When 1 indicates that the QM IDLE indication for
1590  * LOOPBACK is disabled. When 0 indicates that the QM IDLE indication for
1591  * LOOPBACK is enabled. [10] - L1 Status Mask. When 1 indicates that the L1
1592  * Status indication from the PCIE CORE is disabled. When 0 indicates that
1593  * the RX EEE LPI Status indication from the PCIE CORE is enabled. In the
1594  * EXIT Events Masks registers; this bit masks the falling edge detect of
1595  * the L1 status (L1 is on - off). [11] - P0 E0 EEE EEE LPI REQ Mask. When
1596  * =1 indicates that the P0 E0 EEE EEE LPI REQ indication is disabled. When
1597  * =0 indicates that the P0 E0 EEE LPI REQ indication is enabled. [12] - P1
1598  * E0 EEE LPI REQ Mask. When =1 indicates that the P0 EEE LPI REQ indication
1599  * is disabled. When =0 indicates that the P0 EEE LPI REQ indication is
1600  * enabled. [13] - P0 E1 EEE LPI REQ Mask. When =1 indicates that the P0 EEE
1601  * LPI REQ indication is disabled. When =0 indicates that the P0 EEE LPI REQ
1602  * indication is enabled. [14] - P1 E1 EEE LPI REQ Mask. When =1 indicates
1603  * that the P0 EEE LPI REQ indication is disabled. When =0 indicates that
1604  * the P0 EEE LPI REQ indication is enabled. [15] - L1 REQ Mask. When =1
1605  * indicates that the L1 REQ indication is disabled. When =0 indicates that
1606  * the L1 indication is enabled. [16] - Rx EEE LPI Status Edge Detect Mask.
1607  * When =1 indicates that the RX EEE LPI Status Falling Edge Detect
1608  * indication is disabled (Rx EEE LPI is on - off). When =0 indicates that
1609  * the RX EEE LPI Status Falling Edge Detec indication is enabled (Rx EEE
1610  * LPI is on - off). This bit is applicable only in the EXIT Events Masks
1611  * registers. [17] - L1 Status Edge Detect Mask. When =1 indicates that the
1612  * L1 Status Falling Edge Detect indication from the PCIE CORE is disabled
1613  * (L1 is on - off). When =0 indicates that the L1 Status Falling Edge
1614  * Detect indication from the PCIE CORE is enabled (L1 is on - off). This
1615  * bit is applicable only in the EXIT Events Masks registers.Clock 25MHz.
1616  * Reset on hard reset. */
1617 #define MISC_REG_CPMU_LP_MASK_EXT_P0                             0xa888
1618 /* [RW 16] EEE LPI Entry Events Counter. A statistic counter with the number
1619  * of counts that the SM entered the EEE LPI state. Clock 25MHz. Read only
1620  * register. Reset on hard reset. */
1621 #define MISC_REG_CPMU_LP_SM_ENT_CNT_P0                           0xa8b8
1622 /* [RW 16] EEE LPI Entry Events Counter. A statistic counter with the number
1623  * of counts that the SM entered the EEE LPI state. Clock 25MHz. Read only
1624  * register. Reset on hard reset. */
1625 #define MISC_REG_CPMU_LP_SM_ENT_CNT_P1                           0xa8bc
1626 /* [RW 32] The following driver registers(1...16) represent 16 drivers and
1627    32 clients. Each client can be controlled by one driver only. One in each
1628    bit represent that this driver control the appropriate client (Ex: bit 5
1629    is set means this driver control client number 5). addr1 = set; addr0 =
1630    clear; read from both addresses will give the same result = status. write
1631    to address 1 will set a request to control all the clients that their
1632    appropriate bit (in the write command) is set. if the client is free (the
1633    appropriate bit in all the other drivers is clear) one will be written to
1634    that driver register; if the client isn't free the bit will remain zero.
1635    if the appropriate bit is set (the driver request to gain control on a
1636    client it already controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW
1637    interrupt will be asserted). write to address 0 will set a request to
1638    free all the clients that their appropriate bit (in the write command) is
1639    set. if the appropriate bit is clear (the driver request to free a client
1640    it doesn't controls the ~MISC_REGISTERS_INT_STS.GENERIC_SW interrupt will
1641    be asserted). */
1642 #define MISC_REG_DRIVER_CONTROL_1                                0xa510
1643 #define MISC_REG_DRIVER_CONTROL_7                                0xa3c8
1644 /* [RW 1] e1hmf for WOL. If clr WOL signal o the PXP will be send on bit 0
1645    only. */
1646 #define MISC_REG_E1HMF_MODE                                      0xa5f8
1647 /* [R 1] Status of four port mode path swap input pin. */
1648 #define MISC_REG_FOUR_PORT_PATH_SWAP                             0xa75c
1649 /* [RW 2] 4 port path swap overwrite.[0] - Overwrite control; if it is 0 -
1650    the path_swap output is equal to 4 port mode path swap input pin; if it
1651    is 1 - the path_swap output is equal to bit[1] of this register; [1] -
1652    Overwrite value. If bit[0] of this register is 1 this is the value that
1653    receives the path_swap output. Reset on Hard reset. */
1654 #define MISC_REG_FOUR_PORT_PATH_SWAP_OVWR                        0xa738
1655 /* [R 1] Status of 4 port mode port swap input pin. */
1656 #define MISC_REG_FOUR_PORT_PORT_SWAP                             0xa754
1657 /* [RW 2] 4 port port swap overwrite.[0] - Overwrite control; if it is 0 -
1658    the port_swap output is equal to 4 port mode port swap input pin; if it
1659    is 1 - the port_swap output is equal to bit[1] of this register; [1] -
1660    Overwrite value. If bit[0] of this register is 1 this is the value that
1661    receives the port_swap output. Reset on Hard reset. */
1662 #define MISC_REG_FOUR_PORT_PORT_SWAP_OVWR                        0xa734
1663 /* [RW 32] Debug only: spare RW register reset by core reset */
1664 #define MISC_REG_GENERIC_CR_0                                    0xa460
1665 #define MISC_REG_GENERIC_CR_1                                    0xa464
1666 /* [RW 32] Debug only: spare RW register reset by por reset */
1667 #define MISC_REG_GENERIC_POR_1                                   0xa474
1668 /* [RW 32] Bit[0]: EPIO MODE SEL: Setting this bit to 1 will allow SW/FW to
1669    use all of the 32 Extended GPIO pins. Without setting this bit; an EPIO
1670    can not be configured as an output. Each output has its output enable in
1671    the MCP register space; but this bit needs to be set to make use of that.
1672    Bit[3:1] spare. Bit[4]: WCVTMON_PWRDN: Powerdown for Warpcore VTMON. When
1673    set to 1 - Powerdown. Bit[5]: WCVTMON_RESETB: Reset for Warpcore VTMON.
1674    When set to 0 - vTMON is in reset. Bit[6]: setting this bit will change
1675    the i/o to an output and will drive the TimeSync output. Bit[31:7]:
1676    spare. Global register. Reset by hard reset. */
1677 #define MISC_REG_GEN_PURP_HWG                                    0xa9a0
1678 /* [RW 32] GPIO. [31-28] FLOAT port 0; [27-24] FLOAT port 0; When any of
1679    these bits is written as a '1'; the corresponding SPIO bit will turn off
1680    it's drivers and become an input. This is the reset state of all GPIO
1681    pins. The read value of these bits will be a '1' if that last command
1682    (#SET; #CLR; or #FLOAT) for this bit was a #FLOAT. (reset value 0xff).
1683    [23-20] CLR port 1; 19-16] CLR port 0; When any of these bits is written
1684    as a '1'; the corresponding GPIO bit will drive low. The read value of
1685    these bits will be a '1' if that last command (#SET; #CLR; or #FLOAT) for
1686    this bit was a #CLR. (reset value 0). [15-12] SET port 1; 11-8] port 0;
1687    SET When any of these bits is written as a '1'; the corresponding GPIO
1688    bit will drive high (if it has that capability). The read value of these
1689    bits will be a '1' if that last command (#SET; #CLR; or #FLOAT) for this
1690    bit was a #SET. (reset value 0). [7-4] VALUE port 1; [3-0] VALUE port 0;
1691    RO; These bits indicate the read value of each of the eight GPIO pins.
1692    This is the result value of the pin; not the drive value. Writing these
1693    bits will have not effect. */
1694 #define MISC_REG_GPIO                                            0xa490
1695 /* [RW 8] These bits enable the GPIO_INTs to signals event to the
1696    IGU/MCP.according to the following map: [0] p0_gpio_0; [1] p0_gpio_1; [2]
1697    p0_gpio_2; [3] p0_gpio_3; [4] p1_gpio_0; [5] p1_gpio_1; [6] p1_gpio_2;
1698    [7] p1_gpio_3; */
1699 #define MISC_REG_GPIO_EVENT_EN                                   0xa2bc
1700 /* [RW 32] GPIO INT. [31-28] OLD_CLR port1; [27-24] OLD_CLR port0; Writing a
1701    '1' to these bit clears the corresponding bit in the #OLD_VALUE register.
1702    This will acknowledge an interrupt on the falling edge of corresponding
1703    GPIO input (reset value 0). [23-16] OLD_SET [23-16] port1; OLD_SET port0;
1704    Writing a '1' to these bit sets the corresponding bit in the #OLD_VALUE
1705    register. This will acknowledge an interrupt on the rising edge of
1706    corresponding SPIO input (reset value 0). [15-12] OLD_VALUE [11-8] port1;
1707    OLD_VALUE port0; RO; These bits indicate the old value of the GPIO input
1708    value. When the ~INT_STATE bit is set; this bit indicates the OLD value
1709    of the pin such that if ~INT_STATE is set and this bit is '0'; then the
1710    interrupt is due to a low to high edge. If ~INT_STATE is set and this bit
1711    is '1'; then the interrupt is due to a high to low edge (reset value 0).
1712    [7-4] INT_STATE port1; [3-0] INT_STATE RO port0; These bits indicate the
1713    current GPIO interrupt state for each GPIO pin. This bit is cleared when
1714    the appropriate #OLD_SET or #OLD_CLR command bit is written. This bit is
1715    set when the GPIO input does not match the current value in #OLD_VALUE
1716    (reset value 0). */
1717 #define MISC_REG_GPIO_INT                                        0xa494
1718 /* [R 28] this field hold the last information that caused reserved
1719    attention. bits [19:0] - address; [22:20] function; [23] reserved;
1720    [27:24] the master that caused the attention - according to the following
1721    encodeing:1 = pxp; 2 = mcp; 3 = usdm; 4 = tsdm; 5 = xsdm; 6 = csdm; 7 =
1722    dbu; 8 = dmae */
1723 #define MISC_REG_GRC_RSV_ATTN                                    0xa3c0
1724 /* [R 28] this field hold the last information that caused timeout
1725    attention. bits [19:0] - address; [22:20] function; [23] reserved;
1726    [27:24] the master that caused the attention - according to the following
1727    encodeing:1 = pxp; 2 = mcp; 3 = usdm; 4 = tsdm; 5 = xsdm; 6 = csdm; 7 =
1728    dbu; 8 = dmae */
1729 #define MISC_REG_GRC_TIMEOUT_ATTN                                0xa3c4
1730 /* [RW 1] Setting this bit enables a timer in the GRC block to timeout any
1731    access that does not finish within
1732    ~misc_registers_grc_timout_val.grc_timeout_val cycles. When this bit is
1733    cleared; this timeout is disabled. If this timeout occurs; the GRC shall
1734    assert it attention output. */
1735 #define MISC_REG_GRC_TIMEOUT_EN                                  0xa280
1736 /* [RW 28] 28 LSB of LCPLL first register; reset val = 521. inside order of
1737    the bits is: [2:0] OAC reset value 001) CML output buffer bias control;
1738    111 for +40%; 011 for +20%; 001 for 0%; 000 for -20%. [5:3] Icp_ctrl
1739    (reset value 001) Charge pump current control; 111 for 720u; 011 for
1740    600u; 001 for 480u and 000 for 360u. [7:6] Bias_ctrl (reset value 00)
1741    Global bias control; When bit 7 is high bias current will be 10 0gh; When
1742    bit 6 is high bias will be 100w; Valid values are 00; 10; 01. [10:8]
1743    Pll_observe (reset value 010) Bits to control observability. bit 10 is
1744    for test bias; bit 9 is for test CK; bit 8 is test Vc. [12:11] Vth_ctrl
1745    (reset value 00) Comparator threshold control. 00 for 0.6V; 01 for 0.54V
1746    and 10 for 0.66V. [13] pllSeqStart (reset value 0) Enables VCO tuning
1747    sequencer: 1= sequencer disabled; 0= sequencer enabled (inverted
1748    internally). [14] reserved (reset value 0) Reset for VCO sequencer is
1749    connected to RESET input directly. [15] capRetry_en (reset value 0)
1750    enable retry on cap search failure (inverted). [16] freqMonitor_e (reset
1751    value 0) bit to continuously monitor vco freq (inverted). [17]
1752    freqDetRestart_en (reset value 0) bit to enable restart when not freq
1753    locked (inverted). [18] freqDetRetry_en (reset value 0) bit to enable
1754    retry on freq det failure(inverted). [19] pllForceFdone_en (reset value
1755    0) bit to enable pllForceFdone & pllForceFpass into pllSeq. [20]
1756    pllForceFdone (reset value 0) bit to force freqDone. [21] pllForceFpass
1757    (reset value 0) bit to force freqPass. [22] pllForceDone_en (reset value
1758    0) bit to enable pllForceCapDone. [23] pllForceCapDone (reset value 0)
1759    bit to force capDone. [24] pllForceCapPass_en (reset value 0) bit to
1760    enable pllForceCapPass. [25] pllForceCapPass (reset value 0) bit to force
1761    capPass. [26] capRestart (reset value 0) bit to force cap sequencer to
1762    restart. [27] capSelectM_en (reset value 0) bit to enable cap select
1763    register bits. */
1764 #define MISC_REG_LCPLL_CTRL_1                                    0xa2a4
1765 #define MISC_REG_LCPLL_CTRL_REG_2                                0xa2a8
1766 /* [RW 1] LCPLL power down. Global register. Active High. Reset on POR
1767  * reset. */
1768 #define MISC_REG_LCPLL_E40_PWRDWN                                0xaa74
1769 /* [RW 1] LCPLL VCO reset. Global register. Active Low Reset on POR reset. */
1770 #define MISC_REG_LCPLL_E40_RESETB_ANA                            0xaa78
1771 /* [RW 1] LCPLL post-divider reset. Global register. Active Low Reset on POR
1772  * reset. */
1773 #define MISC_REG_LCPLL_E40_RESETB_DIG                            0xaa7c
1774 /* [RW 4] Interrupt mask register #0 read/write */
1775 #define MISC_REG_MISC_INT_MASK                                   0xa388
1776 /* [RW 1] Parity mask register #0 read/write */
1777 #define MISC_REG_MISC_PRTY_MASK                                  0xa398
1778 /* [R 1] Parity register #0 read */
1779 #define MISC_REG_MISC_PRTY_STS                                   0xa38c
1780 /* [RC 1] Parity register #0 read clear */
1781 #define MISC_REG_MISC_PRTY_STS_CLR                               0xa390
1782 #define MISC_REG_NIG_WOL_P0                                      0xa270
1783 #define MISC_REG_NIG_WOL_P1                                      0xa274
1784 /* [R 1] If set indicate that the pcie_rst_b was asserted without perst
1785    assertion */
1786 #define MISC_REG_PCIE_HOT_RESET                                  0xa618
1787 /* [RW 32] 32 LSB of storm PLL first register; reset val = 0x 071d2911.
1788    inside order of the bits is: [0] P1 divider[0] (reset value 1); [1] P1
1789    divider[1] (reset value 0); [2] P1 divider[2] (reset value 0); [3] P1
1790    divider[3] (reset value 0); [4] P2 divider[0] (reset value 1); [5] P2
1791    divider[1] (reset value 0); [6] P2 divider[2] (reset value 0); [7] P2
1792    divider[3] (reset value 0); [8] ph_det_dis (reset value 1); [9]
1793    freq_det_dis (reset value 0); [10] Icpx[0] (reset value 0); [11] Icpx[1]
1794    (reset value 1); [12] Icpx[2] (reset value 0); [13] Icpx[3] (reset value
1795    1); [14] Icpx[4] (reset value 0); [15] Icpx[5] (reset value 0); [16]
1796    Rx[0] (reset value 1); [17] Rx[1] (reset value 0); [18] vc_en (reset
1797    value 1); [19] vco_rng[0] (reset value 1); [20] vco_rng[1] (reset value
1798    1); [21] Kvco_xf[0] (reset value 0); [22] Kvco_xf[1] (reset value 0);
1799    [23] Kvco_xf[2] (reset value 0); [24] Kvco_xs[0] (reset value 1); [25]
1800    Kvco_xs[1] (reset value 1); [26] Kvco_xs[2] (reset value 1); [27]
1801    testd_en (reset value 0); [28] testd_sel[0] (reset value 0); [29]
1802    testd_sel[1] (reset value 0); [30] testd_sel[2] (reset value 0); [31]
1803    testa_en (reset value 0); */
1804 #define MISC_REG_PLL_STORM_CTRL_1                                0xa294
1805 #define MISC_REG_PLL_STORM_CTRL_2                                0xa298
1806 #define MISC_REG_PLL_STORM_CTRL_3                                0xa29c
1807 #define MISC_REG_PLL_STORM_CTRL_4                                0xa2a0
1808 /* [R 1] Status of 4 port mode enable input pin. */
1809 #define MISC_REG_PORT4MODE_EN                                    0xa750
1810 /* [RW 2] 4 port mode enable overwrite.[0] - Overwrite control; if it is 0 -
1811  * the port4mode_en output is equal to 4 port mode input pin; if it is 1 -
1812  * the port4mode_en output is equal to bit[1] of this register; [1] -
1813  * Overwrite value. If bit[0] of this register is 1 this is the value that
1814  * receives the port4mode_en output . */
1815 #define MISC_REG_PORT4MODE_EN_OVWR                               0xa720
1816 /* [RW 32] reset reg#2; rite/read one = the specific block is out of reset;
1817    write/read zero = the specific block is in reset; addr 0-wr- the write
1818    value will be written to the register; addr 1-set - one will be written
1819    to all the bits that have the value of one in the data written (bits that
1820    have the value of zero will not be change) ; addr 2-clear - zero will be
1821    written to all the bits that have the value of one in the data written
1822    (bits that have the value of zero will not be change); addr 3-ignore;
1823    read ignore from all addr except addr 00; inside order of the bits is:
1824    [0] rst_bmac0; [1] rst_bmac1; [2] rst_emac0; [3] rst_emac1; [4] rst_grc;
1825    [5] rst_mcp_n_reset_reg_hard_core; [6] rst_ mcp_n_hard_core_rst_b; [7]
1826    rst_ mcp_n_reset_cmn_cpu; [8] rst_ mcp_n_reset_cmn_core; [9] rst_rbcn;
1827    [10] rst_dbg; [11] rst_misc_core; [12] rst_dbue (UART); [13]
1828    Pci_resetmdio_n; [14] rst_emac0_hard_core; [15] rst_emac1_hard_core; 16]
1829    rst_pxp_rq_rd_wr; 31:17] reserved */
1830 #define MISC_REG_RESET_REG_1                                     0xa580
1831 #define MISC_REG_RESET_REG_2                                     0xa590
1832 /* [RW 20] 20 bit GRC address where the scratch-pad of the MCP that is
1833    shared with the driver resides */
1834 #define MISC_REG_SHARED_MEM_ADDR                                 0xa2b4
1835 /* [RW 32] SPIO. [31-24] FLOAT When any of these bits is written as a '1';
1836    the corresponding SPIO bit will turn off it's drivers and become an
1837    input. This is the reset state of all SPIO pins. The read value of these
1838    bits will be a '1' if that last command (#SET; #CL; or #FLOAT) for this
1839    bit was a #FLOAT. (reset value 0xff). [23-16] CLR When any of these bits
1840    is written as a '1'; the corresponding SPIO bit will drive low. The read
1841    value of these bits will be a '1' if that last command (#SET; #CLR; or
1842 #FLOAT) for this bit was a #CLR. (reset value 0). [15-8] SET When any of
1843    these bits is written as a '1'; the corresponding SPIO bit will drive
1844    high (if it has that capability). The read value of these bits will be a
1845    '1' if that last command (#SET; #CLR; or #FLOAT) for this bit was a #SET.
1846    (reset value 0). [7-0] VALUE RO; These bits indicate the read value of
1847    each of the eight SPIO pins. This is the result value of the pin; not the
1848    drive value. Writing these bits will have not effect. Each 8 bits field
1849    is divided as follows: [0] VAUX Enable; when pulsed low; enables supply
1850    from VAUX. (This is an output pin only; the FLOAT field is not applicable
1851    for this pin); [1] VAUX Disable; when pulsed low; disables supply form
1852    VAUX. (This is an output pin only; FLOAT field is not applicable for this
1853    pin); [2] SEL_VAUX_B - Control to power switching logic. Drive low to
1854    select VAUX supply. (This is an output pin only; it is not controlled by
1855    the SET and CLR fields; it is controlled by the Main Power SM; the FLOAT
1856    field is not applicable for this pin; only the VALUE fields is relevant -
1857    it reflects the output value); [3] port swap [4] spio_4; [5] spio_5; [6]
1858    Bit 0 of UMP device ID select; read by UMP firmware; [7] Bit 1 of UMP
1859    device ID select; read by UMP firmware. */
1860 #define MISC_REG_SPIO                                            0xa4fc
1861 /* [RW 8] These bits enable the SPIO_INTs to signals event to the IGU/MC.
1862    according to the following map: [3:0] reserved; [4] spio_4 [5] spio_5;
1863    [7:0] reserved */
1864 #define MISC_REG_SPIO_EVENT_EN                                   0xa2b8
1865 /* [RW 32] SPIO INT. [31-24] OLD_CLR Writing a '1' to these bit clears the
1866    corresponding bit in the #OLD_VALUE register. This will acknowledge an
1867    interrupt on the falling edge of corresponding SPIO input (reset value
1868    0). [23-16] OLD_SET Writing a '1' to these bit sets the corresponding bit
1869    in the #OLD_VALUE register. This will acknowledge an interrupt on the
1870    rising edge of corresponding SPIO input (reset value 0). [15-8] OLD_VALUE
1871    RO; These bits indicate the old value of the SPIO input value. When the
1872    ~INT_STATE bit is set; this bit indicates the OLD value of the pin such
1873    that if ~INT_STATE is set and this bit is '0'; then the interrupt is due
1874    to a low to high edge. If ~INT_STATE is set and this bit is '1'; then the
1875    interrupt is due to a high to low edge (reset value 0). [7-0] INT_STATE
1876    RO; These bits indicate the current SPIO interrupt state for each SPIO
1877    pin. This bit is cleared when the appropriate #OLD_SET or #OLD_CLR
1878    command bit is written. This bit is set when the SPIO input does not
1879    match the current value in #OLD_VALUE (reset value 0). */
1880 #define MISC_REG_SPIO_INT                                        0xa500
1881 /* [RW 32] reload value for counter 4 if reload; the value will be reload if
1882    the counter reached zero and the reload bit
1883    (~misc_registers_sw_timer_cfg_4.sw_timer_cfg_4[1] ) is set */
1884 #define MISC_REG_SW_TIMER_RELOAD_VAL_4                           0xa2fc
1885 /* [RW 32] the value of the counter for sw timers1-8. there are 8 addresses
1886    in this register. address 0 - timer 1; address 1 - timer 2, ...  address 7 -
1887    timer 8 */
1888 #define MISC_REG_SW_TIMER_VAL                                    0xa5c0
1889 /* [R 1] Status of two port mode path swap input pin. */
1890 #define MISC_REG_TWO_PORT_PATH_SWAP                              0xa758
1891 /* [RW 2] 2 port swap overwrite.[0] - Overwrite control; if it is 0 - the
1892    path_swap output is equal to 2 port mode path swap input pin; if it is 1
1893    - the path_swap output is equal to bit[1] of this register; [1] -
1894    Overwrite value. If bit[0] of this register is 1 this is the value that
1895    receives the path_swap output. Reset on Hard reset. */
1896 #define MISC_REG_TWO_PORT_PATH_SWAP_OVWR                         0xa72c
1897 /* [RW 1] Set by the MCP to remember if one or more of the drivers is/are
1898    loaded; 0-prepare; -unprepare */
1899 #define MISC_REG_UNPREPARED                                      0xa424
1900 #define NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_BRCST      (0x1<<0)
1901 #define NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_MLCST      (0x1<<1)
1902 #define NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_NO_VLAN    (0x1<<4)
1903 #define NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_UNCST      (0x1<<2)
1904 #define NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_VLAN       (0x1<<3)
1905 /* [RW 5] MDIO PHY Address. The WC uses this address to determine whether or
1906  * not it is the recipient of the message on the MDIO interface. The value
1907  * is compared to the value on ctrl_md_devad. Drives output
1908  * misc_xgxs0_phy_addr. Global register. */
1909 #define MISC_REG_WC0_CTRL_PHY_ADDR                               0xa9cc
1910 #define MISC_REG_WC0_RESET                                       0xac30
1911 /* [RW 2] XMAC Core port mode. Indicates the number of ports on the system
1912    side. This should be less than or equal to phy_port_mode; if some of the
1913    ports are not used. This enables reduction of frequency on the core side.
1914    This is a strap input for the XMAC_MP core. 00 - Single Port Mode; 01 -
1915    Dual Port Mode; 10 - Tri Port Mode; 11 - Quad Port Mode. This is a strap
1916    input for the XMAC_MP core; and should be changed only while reset is
1917    held low. Reset on Hard reset. */
1918 #define MISC_REG_XMAC_CORE_PORT_MODE                             0xa964
1919 /* [RW 2] XMAC PHY port mode. Indicates the number of ports on the Warp
1920    Core. This is a strap input for the XMAC_MP core. 00 - Single Port Mode;
1921    01 - Dual Port Mode; 1x - Quad Port Mode; This is a strap input for the
1922    XMAC_MP core; and should be changed only while reset is held low. Reset
1923    on Hard reset. */
1924 #define MISC_REG_XMAC_PHY_PORT_MODE                              0xa960
1925 /* [RW 32] 1 [47] Packet Size = 64 Write to this register write bits 31:0.
1926  * Reads from this register will clear bits 31:0. */
1927 #define MSTAT_REG_RX_STAT_GR64_LO                                0x200
1928 /* [RW 32] 1 [00] Tx Good Packet Count Write to this register write bits
1929  * 31:0. Reads from this register will clear bits 31:0. */
1930 #define MSTAT_REG_TX_STAT_GTXPOK_LO                              0
1931 #define NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_BRCST      (0x1<<0)
1932 #define NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_MLCST      (0x1<<1)
1933 #define NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_NO_VLAN    (0x1<<4)
1934 #define NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_UNCST      (0x1<<2)
1935 #define NIG_LLH0_BRB1_DRV_MASK_REG_LLH0_BRB1_DRV_MASK_VLAN       (0x1<<3)
1936 #define NIG_LLH0_XCM_MASK_REG_LLH0_XCM_MASK_BCN                  (0x1<<0)
1937 #define NIG_LLH1_XCM_MASK_REG_LLH1_XCM_MASK_BCN                  (0x1<<0)
1938 #define NIG_MASK_INTERRUPT_PORT0_REG_MASK_EMAC0_MISC_MI_INT      (0x1<<0)
1939 #define NIG_MASK_INTERRUPT_PORT0_REG_MASK_SERDES0_LINK_STATUS    (0x1<<9)
1940 #define NIG_MASK_INTERRUPT_PORT0_REG_MASK_XGXS0_LINK10G          (0x1<<15)
1941 #define NIG_MASK_INTERRUPT_PORT0_REG_MASK_XGXS0_LINK_STATUS      (0xf<<18)
1942 /* [RW 1] Input enable for RX_BMAC0 IF */
1943 #define NIG_REG_BMAC0_IN_EN                                      0x100ac
1944 /* [RW 1] output enable for TX_BMAC0 IF */
1945 #define NIG_REG_BMAC0_OUT_EN                                     0x100e0
1946 /* [RW 1] output enable for TX BMAC pause port 0 IF */
1947 #define NIG_REG_BMAC0_PAUSE_OUT_EN                               0x10110
1948 /* [RW 1] output enable for RX_BMAC0_REGS IF */
1949 #define NIG_REG_BMAC0_REGS_OUT_EN                                0x100e8
1950 /* [RW 1] output enable for RX BRB1 port0 IF */
1951 #define NIG_REG_BRB0_OUT_EN                                      0x100f8
1952 /* [RW 1] Input enable for TX BRB1 pause port 0 IF */
1953 #define NIG_REG_BRB0_PAUSE_IN_EN                                 0x100c4
1954 /* [RW 1] output enable for RX BRB1 port1 IF */
1955 #define NIG_REG_BRB1_OUT_EN                                      0x100fc
1956 /* [RW 1] Input enable for TX BRB1 pause port 1 IF */
1957 #define NIG_REG_BRB1_PAUSE_IN_EN                                 0x100c8
1958 /* [RW 1] output enable for RX BRB1 LP IF */
1959 #define NIG_REG_BRB_LB_OUT_EN                                    0x10100
1960 /* [WB_W 82] Debug packet to LP from RBC; Data spelling:[63:0] data; 64]
1961    error; [67:65]eop_bvalid; [68]eop; [69]sop; [70]port_id; 71]flush;
1962    72:73]-vnic_num; 81:74]-sideband_info */
1963 #define NIG_REG_DEBUG_PACKET_LB                                  0x10800
1964 /* [RW 1] Input enable for TX Debug packet */
1965 #define NIG_REG_EGRESS_DEBUG_IN_EN                               0x100dc
1966 /* [RW 1] If 1 - egress drain mode for port0 is active. In this mode all
1967    packets from PBFare not forwarded to the MAC and just deleted from FIFO.
1968    First packet may be deleted from the middle. And last packet will be
1969    always deleted till the end. */
1970 #define NIG_REG_EGRESS_DRAIN0_MODE                               0x10060
1971 /* [RW 1] Output enable to EMAC0 */
1972 #define NIG_REG_EGRESS_EMAC0_OUT_EN                              0x10120
1973 /* [RW 1] MAC configuration for packets of port0. If 1 - all packet outputs
1974    to emac for port0; other way to bmac for port0 */
1975 #define NIG_REG_EGRESS_EMAC0_PORT                                0x10058
1976 /* [RW 1] Input enable for TX PBF user packet port0 IF */
1977 #define NIG_REG_EGRESS_PBF0_IN_EN                                0x100cc
1978 /* [RW 1] Input enable for TX PBF user packet port1 IF */
1979 #define NIG_REG_EGRESS_PBF1_IN_EN                                0x100d0
1980 /* [RW 1] Input enable for TX UMP management packet port0 IF */
1981 #define NIG_REG_EGRESS_UMP0_IN_EN                                0x100d4
1982 /* [RW 1] Input enable for RX_EMAC0 IF */
1983 #define NIG_REG_EMAC0_IN_EN                                      0x100a4
1984 /* [RW 1] output enable for TX EMAC pause port 0 IF */
1985 #define NIG_REG_EMAC0_PAUSE_OUT_EN                               0x10118
1986 /* [R 1] status from emac0. This bit is set when MDINT from either the
1987    EXT_MDINT pin or from the Copper PHY is driven low. This condition must
1988    be cleared in the attached PHY device that is driving the MINT pin. */
1989 #define NIG_REG_EMAC0_STATUS_MISC_MI_INT                         0x10494
1990 /* [WB 48] This address space contains BMAC0 registers. The BMAC registers
1991    are described in appendix A. In order to access the BMAC0 registers; the
1992    base address; NIG_REGISTERS_INGRESS_BMAC0_MEM; Offset: 0x10c00; should be
1993    added to each BMAC register offset */
1994 #define NIG_REG_INGRESS_BMAC0_MEM                                0x10c00
1995 /* [WB 48] This address space contains BMAC1 registers. The BMAC registers
1996    are described in appendix A. In order to access the BMAC0 registers; the
1997    base address; NIG_REGISTERS_INGRESS_BMAC1_MEM; Offset: 0x11000; should be
1998    added to each BMAC register offset */
1999 #define NIG_REG_INGRESS_BMAC1_MEM                                0x11000
2000 /* [R 1] FIFO empty in EOP descriptor FIFO of LP in NIG_RX_EOP */
2001 #define NIG_REG_INGRESS_EOP_LB_EMPTY                             0x104e0
2002 /* [RW 17] Debug only. RX_EOP_DSCR_lb_FIFO in NIG_RX_EOP. Data
2003    packet_length[13:0]; mac_error[14]; trunc_error[15]; parity[16] */
2004 #define NIG_REG_INGRESS_EOP_LB_FIFO                              0x104e4
2005 /* [RW 27] 0 - must be active for Everest A0; 1- for Everest B0 when latch
2006    logic for interrupts must be used. Enable per bit of interrupt of
2007    ~latch_status.latch_status */
2008 #define NIG_REG_LATCH_BC_0                                       0x16210
2009 /* [RW 27] Latch for each interrupt from Unicore.b[0]
2010    status_emac0_misc_mi_int; b[1] status_emac0_misc_mi_complete;
2011    b[2]status_emac0_misc_cfg_change; b[3]status_emac0_misc_link_status;
2012    b[4]status_emac0_misc_link_change; b[5]status_emac0_misc_attn;
2013    b[6]status_serdes0_mac_crs; b[7]status_serdes0_autoneg_complete;
2014    b[8]status_serdes0_fiber_rxact; b[9]status_serdes0_link_status;
2015    b[10]status_serdes0_mr_page_rx; b[11]status_serdes0_cl73_an_complete;
2016    b[12]status_serdes0_cl73_mr_page_rx; b[13]status_serdes0_rx_sigdet;
2017    b[14]status_xgxs0_remotemdioreq; b[15]status_xgxs0_link10g;
2018    b[16]status_xgxs0_autoneg_complete; b[17]status_xgxs0_fiber_rxact;
2019    b[21:18]status_xgxs0_link_status; b[22]status_xgxs0_mr_page_rx;
2020    b[23]status_xgxs0_cl73_an_complete; b[24]status_xgxs0_cl73_mr_page_rx;
2021    b[25]status_xgxs0_rx_sigdet; b[26]status_xgxs0_mac_crs */
2022 #define NIG_REG_LATCH_STATUS_0                                   0x18000
2023 /* [RW 1] led 10g for port 0 */
2024 #define NIG_REG_LED_10G_P0                                       0x10320
2025 /* [RW 1] led 10g for port 1 */
2026 #define NIG_REG_LED_10G_P1                                       0x10324
2027 /* [RW 1] Port0: This bit is set to enable the use of the
2028    ~nig_registers_led_control_blink_rate_p0.led_control_blink_rate_p0 field
2029    defined below. If this bit is cleared; then the blink rate will be about
2030    8Hz. */
2031 #define NIG_REG_LED_CONTROL_BLINK_RATE_ENA_P0                    0x10318
2032 /* [RW 12] Port0: Specifies the period of each blink cycle (on + off) for
2033    Traffic LED in milliseconds. Must be a non-zero value. This 12-bit field
2034    is reset to 0x080; giving a default blink period of approximately 8Hz. */
2035 #define NIG_REG_LED_CONTROL_BLINK_RATE_P0                        0x10310
2036 /* [RW 1] Port0: If set along with the
2037  ~nig_registers_led_control_override_traffic_p0.led_control_override_traffic_p0
2038    bit and ~nig_registers_led_control_traffic_p0.led_control_traffic_p0 LED
2039    bit; the Traffic LED will blink with the blink rate specified in
2040    ~nig_registers_led_control_blink_rate_p0.led_control_blink_rate_p0 and
2041    ~nig_registers_led_control_blink_rate_ena_p0.led_control_blink_rate_ena_p0
2042    fields. */
2043 #define NIG_REG_LED_CONTROL_BLINK_TRAFFIC_P0                     0x10308
2044 /* [RW 1] Port0: If set overrides hardware control of the Traffic LED. The
2045    Traffic LED will then be controlled via bit ~nig_registers_
2046    led_control_traffic_p0.led_control_traffic_p0 and bit
2047    ~nig_registers_led_control_blink_traffic_p0.led_control_blink_traffic_p0 */
2048 #define NIG_REG_LED_CONTROL_OVERRIDE_TRAFFIC_P0                  0x102f8
2049 /* [RW 1] Port0: If set along with the led_control_override_trafic_p0 bit;
2050    turns on the Traffic LED. If the led_control_blink_traffic_p0 bit is also
2051    set; the LED will blink with blink rate specified in
2052    ~nig_registers_led_control_blink_rate_p0.led_control_blink_rate_p0 and
2053    ~nig_regsters_led_control_blink_rate_ena_p0.led_control_blink_rate_ena_p0
2054    fields. */
2055 #define NIG_REG_LED_CONTROL_TRAFFIC_P0                           0x10300
2056 /* [RW 4] led mode for port0: 0 MAC; 1-3 PHY1; 4 MAC2; 5-7 PHY4; 8-MAC3;
2057    9-11PHY7; 12 MAC4; 13-15 PHY10; */
2058 #define NIG_REG_LED_MODE_P0                                      0x102f0
2059 /* [RW 3] for port0 enable for llfc ppp and pause. b0 - brb1 enable; b1-
2060    tsdm enable; b2- usdm enable */
2061 #define NIG_REG_LLFC_EGRESS_SRC_ENABLE_0                         0x16070
2062 #define NIG_REG_LLFC_EGRESS_SRC_ENABLE_1                         0x16074
2063 /* [RW 1] SAFC enable for port0. This register may get 1 only when
2064    ~ppp_enable.ppp_enable = 0 and pause_enable.pause_enable =0 for the same
2065    port */
2066 #define NIG_REG_LLFC_ENABLE_0                                    0x16208
2067 #define NIG_REG_LLFC_ENABLE_1                                    0x1620c
2068 /* [RW 16] classes are high-priority for port0 */
2069 #define NIG_REG_LLFC_HIGH_PRIORITY_CLASSES_0                     0x16058
2070 #define NIG_REG_LLFC_HIGH_PRIORITY_CLASSES_1                     0x1605c
2071 /* [RW 16] classes are low-priority for port0 */
2072 #define NIG_REG_LLFC_LOW_PRIORITY_CLASSES_0                      0x16060
2073 #define NIG_REG_LLFC_LOW_PRIORITY_CLASSES_1                      0x16064
2074 /* [RW 1] Output enable of message to LLFC BMAC IF for port0 */
2075 #define NIG_REG_LLFC_OUT_EN_0                                    0x160c8
2076 #define NIG_REG_LLFC_OUT_EN_1                                    0x160cc
2077 #define NIG_REG_LLH0_ACPI_PAT_0_CRC                              0x1015c
2078 #define NIG_REG_LLH0_ACPI_PAT_6_LEN                              0x10154
2079 #define NIG_REG_LLH0_BRB1_DRV_MASK                               0x10244
2080 #define NIG_REG_LLH0_BRB1_DRV_MASK_MF                            0x16048
2081 /* [RW 1] send to BRB1 if no match on any of RMP rules. */
2082 #define NIG_REG_LLH0_BRB1_NOT_MCP                                0x1025c
2083 /* [RW 2] Determine the classification participants. 0: no classification.1:
2084    classification upon VLAN id. 2: classification upon MAC address. 3:
2085    classification upon both VLAN id & MAC addr. */
2086 #define NIG_REG_LLH0_CLS_TYPE                                    0x16080
2087 /* [RW 32] cm header for llh0 */
2088 #define NIG_REG_LLH0_CM_HEADER                                   0x1007c
2089 #define NIG_REG_LLH0_DEST_IP_0_1                                 0x101dc
2090 #define NIG_REG_LLH0_DEST_MAC_0_0                                0x101c0
2091 /* [RW 16] destination TCP address 1. The LLH will look for this address in
2092    all incoming packets. */
2093 #define NIG_REG_LLH0_DEST_TCP_0                                  0x10220
2094 /* [RW 16] destination UDP address 1 The LLH will look for this address in
2095    all incoming packets. */
2096 #define NIG_REG_LLH0_DEST_UDP_0                                  0x10214
2097 #define NIG_REG_LLH0_ERROR_MASK                                  0x1008c
2098 /* [RW 8] event id for llh0 */
2099 #define NIG_REG_LLH0_EVENT_ID                                    0x10084
2100 #define NIG_REG_LLH0_FUNC_EN                                     0x160fc
2101 #define NIG_REG_LLH0_FUNC_MEM                                    0x16180
2102 #define NIG_REG_LLH0_FUNC_MEM_ENABLE                             0x16140
2103 #define NIG_REG_LLH0_FUNC_VLAN_ID                                0x16100
2104 /* [RW 1] Determine the IP version to look for in
2105    ~nig_registers_llh0_dest_ip_0.llh0_dest_ip_0. 0 - IPv6; 1-IPv4 */
2106 #define NIG_REG_LLH0_IPV4_IPV6_0                                 0x10208
2107 /* [RW 1] t bit for llh0 */
2108 #define NIG_REG_LLH0_T_BIT                                       0x10074
2109 /* [RW 12] VLAN ID 1. In case of VLAN packet the LLH will look for this ID. */
2110 #define NIG_REG_LLH0_VLAN_ID_0                                   0x1022c
2111 /* [RW 8] init credit counter for port0 in LLH */
2112 #define NIG_REG_LLH0_XCM_INIT_CREDIT                             0x10554
2113 #define NIG_REG_LLH0_XCM_MASK                                    0x10130
2114 #define NIG_REG_LLH1_BRB1_DRV_MASK                               0x10248
2115 /* [RW 1] send to BRB1 if no match on any of RMP rules. */
2116 #define NIG_REG_LLH1_BRB1_NOT_MCP                                0x102dc
2117 /* [RW 2] Determine the classification participants. 0: no classification.1:
2118    classification upon VLAN id. 2: classification upon MAC address. 3:
2119    classification upon both VLAN id & MAC addr. */
2120 #define NIG_REG_LLH1_CLS_TYPE                                    0x16084
2121 /* [RW 32] cm header for llh1 */
2122 #define NIG_REG_LLH1_CM_HEADER                                   0x10080
2123 #define NIG_REG_LLH1_ERROR_MASK                                  0x10090
2124 /* [RW 8] event id for llh1 */
2125 #define NIG_REG_LLH1_EVENT_ID                                    0x10088
2126 #define NIG_REG_LLH1_FUNC_EN                                     0x16104
2127 #define NIG_REG_LLH1_FUNC_MEM                                    0x161c0
2128 #define NIG_REG_LLH1_FUNC_MEM_ENABLE                             0x16160
2129 #define NIG_REG_LLH1_FUNC_MEM_SIZE                               16
2130 /* [RW 1] When this bit is set; the LLH will classify the packet before
2131  * sending it to the BRB or calculating WoL on it. This bit controls port 1
2132  * only. The legacy llh_multi_function_mode bit controls port 0. */
2133 #define NIG_REG_LLH1_MF_MODE                                     0x18614
2134 /* [RW 8] init credit counter for port1 in LLH */
2135 #define NIG_REG_LLH1_XCM_INIT_CREDIT                             0x10564
2136 #define NIG_REG_LLH1_XCM_MASK                                    0x10134
2137 /* [RW 1] When this bit is set; the LLH will expect all packets to be with
2138    e1hov */
2139 #define NIG_REG_LLH_E1HOV_MODE                                   0x160d8
2140 /* [RW 1] When this bit is set; the LLH will classify the packet before
2141    sending it to the BRB or calculating WoL on it. */
2142 #define NIG_REG_LLH_MF_MODE                                      0x16024
2143 #define NIG_REG_MASK_INTERRUPT_PORT0                             0x10330
2144 #define NIG_REG_MASK_INTERRUPT_PORT1                             0x10334
2145 /* [RW 1] Output signal from NIG to EMAC0. When set enables the EMAC0 block. */
2146 #define NIG_REG_NIG_EMAC0_EN                                     0x1003c
2147 /* [RW 1] Output signal from NIG to EMAC1. When set enables the EMAC1 block. */
2148 #define NIG_REG_NIG_EMAC1_EN                                     0x10040
2149 /* [RW 1] Output signal from NIG to TX_EMAC0. When set indicates to the
2150    EMAC0 to strip the CRC from the ingress packets. */
2151 #define NIG_REG_NIG_INGRESS_EMAC0_NO_CRC                         0x10044
2152 /* [R 32] Interrupt register #0 read */
2153 #define NIG_REG_NIG_INT_STS_0                                    0x103b0
2154 #define NIG_REG_NIG_INT_STS_1                                    0x103c0
2155 /* [RC 32] Interrupt register #0 read clear */
2156 #define NIG_REG_NIG_INT_STS_CLR_0                                0x103b4
2157 /* [R 32] Legacy E1 and E1H location for parity error mask register. */
2158 #define NIG_REG_NIG_PRTY_MASK                                    0x103dc
2159 /* [RW 32] Parity mask register #0 read/write */
2160 #define NIG_REG_NIG_PRTY_MASK_0                                  0x183c8
2161 #define NIG_REG_NIG_PRTY_MASK_1                                  0x183d8
2162 /* [R 32] Legacy E1 and E1H location for parity error status register. */
2163 #define NIG_REG_NIG_PRTY_STS                                     0x103d0
2164 /* [R 32] Parity register #0 read */
2165 #define NIG_REG_NIG_PRTY_STS_0                                   0x183bc
2166 #define NIG_REG_NIG_PRTY_STS_1                                   0x183cc
2167 /* [R 32] Legacy E1 and E1H location for parity error status clear register. */
2168 #define NIG_REG_NIG_PRTY_STS_CLR                                 0x103d4
2169 /* [RC 32] Parity register #0 read clear */
2170 #define NIG_REG_NIG_PRTY_STS_CLR_0                               0x183c0
2171 #define NIG_REG_NIG_PRTY_STS_CLR_1                               0x183d0
2172 #define MCPR_IMC_COMMAND_ENABLE                                  (1L<<31)
2173 #define MCPR_IMC_COMMAND_IMC_STATUS_BITSHIFT                     16
2174 #define MCPR_IMC_COMMAND_OPERATION_BITSHIFT                      28
2175 #define MCPR_IMC_COMMAND_TRANSFER_ADDRESS_BITSHIFT               8
2176 /* [RW 6] Bit-map indicating which L2 hdrs may appear after the basic
2177  * Ethernet header. */
2178 #define NIG_REG_P0_HDRS_AFTER_BASIC                              0x18038
2179 /* [RW 1] HW PFC enable bit. Set this bit to enable the PFC functionality in
2180  * the NIG. Other flow control modes such as PAUSE and SAFC/LLFC should be
2181  * disabled when this bit is set. */
2182 #define NIG_REG_P0_HWPFC_ENABLE                          0x18078
2183 #define NIG_REG_P0_LLH_FUNC_MEM2                                 0x18480
2184 #define NIG_REG_P0_LLH_FUNC_MEM2_ENABLE                  0x18440
2185 /* [RW 17] Packet TimeSync information that is buffered in 1-deep FIFOs for
2186  * the host. Bits [15:0] return the sequence ID of the packet. Bit 16
2187  * indicates the validity of the data in the buffer. Writing a 1 to bit 16
2188  * will clear the buffer.
2189  */
2190 #define NIG_REG_P0_LLH_PTP_HOST_BUF_SEQID                        0x1875c
2191 /* [R 32] Packet TimeSync information that is buffered in 1-deep FIFOs for
2192  * the host. This location returns the lower 32 bits of timestamp value.
2193  */
2194 #define NIG_REG_P0_LLH_PTP_HOST_BUF_TS_LSB                       0x18754
2195 /* [R 32] Packet TimeSync information that is buffered in 1-deep FIFOs for
2196  * the host. This location returns the upper 32 bits of timestamp value.
2197  */
2198 #define NIG_REG_P0_LLH_PTP_HOST_BUF_TS_MSB                       0x18758
2199 /* [RW 11] Mask register for the various parameters used in determining PTP
2200  * packet presence. Set each bit to 1 to mask out the particular parameter.
2201  * 0-IPv4 DA 0 of 224.0.1.129. 1-IPv4 DA 1 of 224.0.0.107. 2-IPv6 DA 0 of
2202  * 0xFF0*:0:0:0:0:0:0:181. 3-IPv6 DA 1 of 0xFF02:0:0:0:0:0:0:6B. 4-UDP
2203  * destination port 0 of 319. 5-UDP destination port 1 of 320. 6-MAC
2204  * Ethertype 0 of 0x88F7. 7-configurable MAC Ethertype 1. 8-MAC DA 0 of
2205  * 0x01-1B-19-00-00-00. 9-MAC DA 1 of 0x01-80-C2-00-00-0E. 10-configurable
2206  * MAC DA 2. The reset default is set to mask out all parameters.
2207  */
2208 #define NIG_REG_P0_LLH_PTP_PARAM_MASK                            0x187a0
2209 /* [RW 14] Mask regiser for the rules used in detecting PTP packets. Set
2210  * each bit to 1 to mask out that particular rule. 0-{IPv4 DA 0; UDP DP 0} .
2211  * 1-{IPv4 DA 0; UDP DP 1} . 2-{IPv4 DA 1; UDP DP 0} . 3-{IPv4 DA 1; UDP DP
2212  * 1} . 4-{IPv6 DA 0; UDP DP 0} . 5-{IPv6 DA 0; UDP DP 1} . 6-{IPv6 DA 1;
2213  * UDP DP 0} . 7-{IPv6 DA 1; UDP DP 1} . 8-{MAC DA 0; Ethertype 0} . 9-{MAC
2214  * DA 1; Ethertype 0} . 10-{MAC DA 0; Ethertype 1} . 11-{MAC DA 1; Ethertype
2215  * 1} . 12-{MAC DA 2; Ethertype 0} . 13-{MAC DA 2; Ethertype 1} . The reset
2216  * default is to mask out all of the rules. Note that rules 0-3 are for IPv4
2217  * packets only and require that the packet is IPv4 for the rules to match.
2218  * Note that rules 4-7 are for IPv6 packets only and require that the packet
2219  * is IPv6 for the rules to match.
2220  */
2221 #define NIG_REG_P0_LLH_PTP_RULE_MASK                             0x187a4
2222 /* [RW 1] Set to 1 to enable PTP packets to be forwarded to the host. */
2223 #define NIG_REG_P0_LLH_PTP_TO_HOST                               0x187ac
2224 /* [RW 1] Input enable for RX MAC interface. */
2225 #define NIG_REG_P0_MAC_IN_EN                                     0x185ac
2226 /* [RW 1] Output enable for TX MAC interface */
2227 #define NIG_REG_P0_MAC_OUT_EN                                    0x185b0
2228 /* [RW 1] Output enable for TX PAUSE signal to the MAC. */
2229 #define NIG_REG_P0_MAC_PAUSE_OUT_EN                              0x185b4
2230 /* [RW 32] Eight 4-bit configurations for specifying which COS (0-15 for
2231  * future expansion) each priorty is to be mapped to. Bits 3:0 specify the
2232  * COS for priority 0. Bits 31:28 specify the COS for priority 7. The 3-bit
2233  * priority field is extracted from the outer-most VLAN in receive packet.
2234  * Only COS 0 and COS 1 are supported in E2. */
2235 #define NIG_REG_P0_PKT_PRIORITY_TO_COS                           0x18054
2236 /* [RW 6] Enable for TimeSync feature. Bits [2:0] are for RX side. Bits
2237  * [5:3] are for TX side. Bit 0 enables TimeSync on RX side. Bit 1 enables
2238  * V1 frame format in timesync event detection on RX side. Bit 2 enables V2
2239  * frame format in timesync event detection on RX side. Bit 3 enables
2240  * TimeSync on TX side. Bit 4 enables V1 frame format in timesync event
2241  * detection on TX side. Bit 5 enables V2 frame format in timesync event
2242  * detection on TX side. Note that for HW to detect PTP packet and extract
2243  * data from the packet, at least one of the version bits of that traffic
2244  * direction has to be enabled.
2245  */
2246 #define NIG_REG_P0_PTP_EN                                        0x18788
2247 /* [RW 16] Bit-map indicating which SAFC/PFC priorities to map to COS 0. A
2248  * priority is mapped to COS 0 when the corresponding mask bit is 1. More
2249  * than one bit may be set; allowing multiple priorities to be mapped to one
2250  * COS. */
2251 #define NIG_REG_P0_RX_COS0_PRIORITY_MASK                         0x18058
2252 /* [RW 16] Bit-map indicating which SAFC/PFC priorities to map to COS 1. A
2253  * priority is mapped to COS 1 when the corresponding mask bit is 1. More
2254  * than one bit may be set; allowing multiple priorities to be mapped to one
2255  * COS. */
2256 #define NIG_REG_P0_RX_COS1_PRIORITY_MASK                         0x1805c
2257 /* [RW 16] Bit-map indicating which SAFC/PFC priorities to map to COS 2. A
2258  * priority is mapped to COS 2 when the corresponding mask bit is 1. More
2259  * than one bit may be set; allowing multiple priorities to be mapped to one
2260  * COS. */
2261 #define NIG_REG_P0_RX_COS2_PRIORITY_MASK                         0x186b0
2262 /* [RW 16] Bit-map indicating which SAFC/PFC priorities to map to COS 3. A
2263  * priority is mapped to COS 3 when the corresponding mask bit is 1. More
2264  * than one bit may be set; allowing multiple priorities to be mapped to one
2265  * COS. */
2266 #define NIG_REG_P0_RX_COS3_PRIORITY_MASK                         0x186b4
2267 /* [RW 16] Bit-map indicating which SAFC/PFC priorities to map to COS 4. A
2268  * priority is mapped to COS 4 when the corresponding mask bit is 1. More
2269  * than one bit may be set; allowing multiple priorities to be mapped to one
2270  * COS. */
2271 #define NIG_REG_P0_RX_COS4_PRIORITY_MASK                         0x186b8
2272 /* [RW 16] Bit-map indicating which SAFC/PFC priorities to map to COS 5. A
2273  * priority is mapped to COS 5 when the corresponding mask bit is 1. More
2274  * than one bit may be set; allowing multiple priorities to be mapped to one
2275  * COS. */
2276 #define NIG_REG_P0_RX_COS5_PRIORITY_MASK                         0x186bc
2277 /* [R 1] RX FIFO for receiving data from MAC is empty. */
2278 /* [RW 15] Specify which of the credit registers the client is to be mapped
2279  * to. Bits[2:0] are for client 0; bits [14:12] are for client 4. For
2280  * clients that are not subject to WFQ credit blocking - their
2281  * specifications here are not used. */
2282 #define NIG_REG_P0_TX_ARB_CLIENT_CREDIT_MAP                      0x180f0
2283 /* [RW 32] Specify which of the credit registers the client is to be mapped
2284  * to. This register specifies bits 31:0 of the 36-bit value. Bits[3:0] are
2285  * for client 0; bits [35:32] are for client 8. For clients that are not
2286  * subject to WFQ credit blocking - their specifications here are not used.
2287  * This is a new register (with 2_) added in E3 B0 to accommodate the 9
2288  * input clients to ETS arbiter. The reset default is set for management and
2289  * debug to use credit registers 6, 7, and 8, respectively, and COSes 0-5 to
2290  * use credit registers 0-5 respectively (0x543210876). Note that credit
2291  * registers can not be shared between clients. */
2292 #define NIG_REG_P0_TX_ARB_CLIENT_CREDIT_MAP2_LSB                 0x18688
2293 /* [RW 4] Specify which of the credit registers the client is to be mapped
2294  * to. This register specifies bits 35:32 of the 36-bit value. Bits[3:0] are
2295  * for client 0; bits [35:32] are for client 8. For clients that are not
2296  * subject to WFQ credit blocking - their specifications here are not used.
2297  * This is a new register (with 2_) added in E3 B0 to accommodate the 9
2298  * input clients to ETS arbiter. The reset default is set for management and
2299  * debug to use credit registers 6, 7, and 8, respectively, and COSes 0-5 to
2300  * use credit registers 0-5 respectively (0x543210876). Note that credit
2301  * registers can not be shared between clients. */
2302 #define NIG_REG_P0_TX_ARB_CLIENT_CREDIT_MAP2_MSB                 0x1868c
2303 /* [RW 5] Specify whether the client competes directly in the strict
2304  * priority arbiter. The bits are mapped according to client ID (client IDs
2305  * are defined in tx_arb_priority_client). Default value is set to enable
2306  * strict priorities for clients 0-2 -- management and debug traffic. */
2307 #define NIG_REG_P0_TX_ARB_CLIENT_IS_STRICT                       0x180e8
2308 /* [RW 5] Specify whether the client is subject to WFQ credit blocking. The
2309  * bits are mapped according to client ID (client IDs are defined in
2310  * tx_arb_priority_client). Default value is 0 for not using WFQ credit
2311  * blocking. */
2312 #define NIG_REG_P0_TX_ARB_CLIENT_IS_SUBJECT2WFQ          0x180ec
2313 /* [RW 32] Specify the upper bound that credit register 0 is allowed to
2314  * reach. */
2315 #define NIG_REG_P0_TX_ARB_CREDIT_UPPER_BOUND_0                   0x1810c
2316 #define NIG_REG_P0_TX_ARB_CREDIT_UPPER_BOUND_1                   0x18110
2317 #define NIG_REG_P0_TX_ARB_CREDIT_UPPER_BOUND_2                   0x18114
2318 #define NIG_REG_P0_TX_ARB_CREDIT_UPPER_BOUND_3                   0x18118
2319 #define NIG_REG_P0_TX_ARB_CREDIT_UPPER_BOUND_4                   0x1811c
2320 #define NIG_REG_P0_TX_ARB_CREDIT_UPPER_BOUND_5                   0x186a0
2321 #define NIG_REG_P0_TX_ARB_CREDIT_UPPER_BOUND_6                   0x186a4
2322 #define NIG_REG_P0_TX_ARB_CREDIT_UPPER_BOUND_7                   0x186a8
2323 #define NIG_REG_P0_TX_ARB_CREDIT_UPPER_BOUND_8                   0x186ac
2324 /* [RW 32] Specify the weight (in bytes) to be added to credit register 0
2325  * when it is time to increment. */
2326 #define NIG_REG_P0_TX_ARB_CREDIT_WEIGHT_0                        0x180f8
2327 #define NIG_REG_P0_TX_ARB_CREDIT_WEIGHT_1                        0x180fc
2328 #define NIG_REG_P0_TX_ARB_CREDIT_WEIGHT_2                        0x18100
2329 #define NIG_REG_P0_TX_ARB_CREDIT_WEIGHT_3                        0x18104
2330 #define NIG_REG_P0_TX_ARB_CREDIT_WEIGHT_4                        0x18108
2331 #define NIG_REG_P0_TX_ARB_CREDIT_WEIGHT_5                        0x18690
2332 #define NIG_REG_P0_TX_ARB_CREDIT_WEIGHT_6                        0x18694
2333 #define NIG_REG_P0_TX_ARB_CREDIT_WEIGHT_7                        0x18698
2334 #define NIG_REG_P0_TX_ARB_CREDIT_WEIGHT_8                        0x1869c
2335 /* [RW 12] Specify the number of strict priority arbitration slots between
2336  * two round-robin arbitration slots to avoid starvation. A value of 0 means
2337  * no strict priority cycles - the strict priority with anti-starvation
2338  * arbiter becomes a round-robin arbiter. */
2339 #define NIG_REG_P0_TX_ARB_NUM_STRICT_ARB_SLOTS                   0x180f4
2340 /* [RW 15] Specify the client number to be assigned to each priority of the
2341  * strict priority arbiter. Priority 0 is the highest priority. Bits [2:0]
2342  * are for priority 0 client; bits [14:12] are for priority 4 client. The
2343  * clients are assigned the following IDs: 0-management; 1-debug traffic
2344  * from this port; 2-debug traffic from other port; 3-COS0 traffic; 4-COS1
2345  * traffic. The reset value[14:0] is set to 0x4688 (15'b100_011_010_001_000)
2346  * for management at priority 0; debug traffic at priorities 1 and 2; COS0
2347  * traffic at priority 3; and COS1 traffic at priority 4. */
2348 #define NIG_REG_P0_TX_ARB_PRIORITY_CLIENT                        0x180e4
2349 /* [RW 6] Bit-map indicating which L2 hdrs may appear after the basic
2350  * Ethernet header. */
2351 #define NIG_REG_P1_HDRS_AFTER_BASIC                              0x1818c
2352 #define NIG_REG_P1_LLH_FUNC_MEM2                                 0x184c0
2353 #define NIG_REG_P1_LLH_FUNC_MEM2_ENABLE                  0x18460a
2354 /* [RW 17] Packet TimeSync information that is buffered in 1-deep FIFOs for
2355  * the host. Bits [15:0] return the sequence ID of the packet. Bit 16
2356  * indicates the validity of the data in the buffer. Writing a 1 to bit 16
2357  * will clear the buffer.
2358  */
2359 #define NIG_REG_P1_LLH_PTP_HOST_BUF_SEQID                        0x18774
2360 /* [R 32] Packet TimeSync information that is buffered in 1-deep FIFOs for
2361  * the host. This location returns the lower 32 bits of timestamp value.
2362  */
2363 #define NIG_REG_P1_LLH_PTP_HOST_BUF_TS_LSB                       0x1876c
2364 /* [R 32] Packet TimeSync information that is buffered in 1-deep FIFOs for
2365  * the host. This location returns the upper 32 bits of timestamp value.
2366  */
2367 #define NIG_REG_P1_LLH_PTP_HOST_BUF_TS_MSB                       0x18770
2368 /* [RW 11] Mask register for the various parameters used in determining PTP
2369  * packet presence. Set each bit to 1 to mask out the particular parameter.
2370  * 0-IPv4 DA 0 of 224.0.1.129. 1-IPv4 DA 1 of 224.0.0.107. 2-IPv6 DA 0 of
2371  * 0xFF0*:0:0:0:0:0:0:181. 3-IPv6 DA 1 of 0xFF02:0:0:0:0:0:0:6B. 4-UDP
2372  * destination port 0 of 319. 5-UDP destination port 1 of 320. 6-MAC
2373  * Ethertype 0 of 0x88F7. 7-configurable MAC Ethertype 1. 8-MAC DA 0 of
2374  * 0x01-1B-19-00-00-00. 9-MAC DA 1 of 0x01-80-C2-00-00-0E. 10-configurable
2375  * MAC DA 2. The reset default is set to mask out all parameters.
2376  */
2377 #define NIG_REG_P1_LLH_PTP_PARAM_MASK                            0x187c8
2378 /* [RW 14] Mask regiser for the rules used in detecting PTP packets. Set
2379  * each bit to 1 to mask out that particular rule. 0-{IPv4 DA 0; UDP DP 0} .
2380  * 1-{IPv4 DA 0; UDP DP 1} . 2-{IPv4 DA 1; UDP DP 0} . 3-{IPv4 DA 1; UDP DP
2381  * 1} . 4-{IPv6 DA 0; UDP DP 0} . 5-{IPv6 DA 0; UDP DP 1} . 6-{IPv6 DA 1;
2382  * UDP DP 0} . 7-{IPv6 DA 1; UDP DP 1} . 8-{MAC DA 0; Ethertype 0} . 9-{MAC
2383  * DA 1; Ethertype 0} . 10-{MAC DA 0; Ethertype 1} . 11-{MAC DA 1; Ethertype
2384  * 1} . 12-{MAC DA 2; Ethertype 0} . 13-{MAC DA 2; Ethertype 1} . The reset
2385  * default is to mask out all of the rules. Note that rules 0-3 are for IPv4
2386  * packets only and require that the packet is IPv4 for the rules to match.
2387  * Note that rules 4-7 are for IPv6 packets only and require that the packet
2388  * is IPv6 for the rules to match.
2389  */
2390 #define NIG_REG_P1_LLH_PTP_RULE_MASK                             0x187cc
2391 /* [RW 1] Set to 1 to enable PTP packets to be forwarded to the host. */
2392 #define NIG_REG_P1_LLH_PTP_TO_HOST                               0x187d4
2393 /* [RW 32] Specify the client number to be assigned to each priority of the
2394  * strict priority arbiter. This register specifies bits 31:0 of the 36-bit
2395  * value. Priority 0 is the highest priority. Bits [3:0] are for priority 0
2396  * client; bits [35-32] are for priority 8 client. The clients are assigned
2397  * the following IDs: 0-management; 1-debug traffic from this port; 2-debug
2398  * traffic from other port; 3-COS0 traffic; 4-COS1 traffic; 5-COS2 traffic;
2399  * 6-COS3 traffic; 7-COS4 traffic; 8-COS5 traffic. The reset value[35:0] is
2400  * set to 0x345678021. This is a new register (with 2_) added in E3 B0 to
2401  * accommodate the 9 input clients to ETS arbiter. */
2402 #define NIG_REG_P0_TX_ARB_PRIORITY_CLIENT2_LSB                   0x18680
2403 /* [RW 4] Specify the client number to be assigned to each priority of the
2404  * strict priority arbiter. This register specifies bits 35:32 of the 36-bit
2405  * value. Priority 0 is the highest priority. Bits [3:0] are for priority 0
2406  * client; bits [35-32] are for priority 8 client. The clients are assigned
2407  * the following IDs: 0-management; 1-debug traffic from this port; 2-debug
2408  * traffic from other port; 3-COS0 traffic; 4-COS1 traffic; 5-COS2 traffic;
2409  * 6-COS3 traffic; 7-COS4 traffic; 8-COS5 traffic. The reset value[35:0] is
2410  * set to 0x345678021. This is a new register (with 2_) added in E3 B0 to
2411  * accommodate the 9 input clients to ETS arbiter. */
2412 #define NIG_REG_P0_TX_ARB_PRIORITY_CLIENT2_MSB                   0x18684
2413 /* [RW 1] MCP-to-host path enable. Set this bit to enable the routing of MCP
2414  * packets to BRB LB interface to forward the packet to the host. All
2415  * packets from MCP are forwarded to the network when this bit is cleared -
2416  * regardless of the configured destination in tx_mng_destination register.
2417  * When MCP-to-host paths for both ports 0 and 1 are disabled - the arbiter
2418  * for BRB LB interface is bypassed and PBF LB traffic is always selected to
2419  * send to BRB LB.
2420  */
2421 #define NIG_REG_P0_TX_MNG_HOST_ENABLE                            0x182f4
2422 #define NIG_REG_P1_HWPFC_ENABLE                                  0x181d0
2423 #define NIG_REG_P1_MAC_IN_EN                                     0x185c0
2424 /* [RW 1] Output enable for TX MAC interface */
2425 #define NIG_REG_P1_MAC_OUT_EN                                    0x185c4
2426 /* [RW 1] Output enable for TX PAUSE signal to the MAC. */
2427 #define NIG_REG_P1_MAC_PAUSE_OUT_EN                              0x185c8
2428 /* [RW 32] Eight 4-bit configurations for specifying which COS (0-15 for
2429  * future expansion) each priorty is to be mapped to. Bits 3:0 specify the
2430  * COS for priority 0. Bits 31:28 specify the COS for priority 7. The 3-bit
2431  * priority field is extracted from the outer-most VLAN in receive packet.
2432  * Only COS 0 and COS 1 are supported in E2. */
2433 #define NIG_REG_P1_PKT_PRIORITY_TO_COS                           0x181a8
2434 /* [RW 6] Enable for TimeSync feature. Bits [2:0] are for RX side. Bits
2435  * [5:3] are for TX side. Bit 0 enables TimeSync on RX side. Bit 1 enables
2436  * V1 frame format in timesync event detection on RX side. Bit 2 enables V2
2437  * frame format in timesync event detection on RX side. Bit 3 enables
2438  * TimeSync on TX side. Bit 4 enables V1 frame format in timesync event
2439  * detection on TX side. Bit 5 enables V2 frame format in timesync event
2440  * detection on TX side. Note that for HW to detect PTP packet and extract
2441  * data from the packet, at least one of the version bits of that traffic
2442  * direction has to be enabled.
2443  */
2444 #define NIG_REG_P1_PTP_EN                                        0x187b0
2445 /* [RW 16] Bit-map indicating which SAFC/PFC priorities to map to COS 0. A
2446  * priority is mapped to COS 0 when the corresponding mask bit is 1. More
2447  * than one bit may be set; allowing multiple priorities to be mapped to one
2448  * COS. */
2449 #define NIG_REG_P1_RX_COS0_PRIORITY_MASK                         0x181ac
2450 /* [RW 16] Bit-map indicating which SAFC/PFC priorities to map to COS 1. A
2451  * priority is mapped to COS 1 when the corresponding mask bit is 1. More
2452  * than one bit may be set; allowing multiple priorities to be mapped to one
2453  * COS. */
2454 #define NIG_REG_P1_RX_COS1_PRIORITY_MASK                         0x181b0
2455 /* [RW 16] Bit-map indicating which SAFC/PFC priorities to map to COS 2. A
2456  * priority is mapped to COS 2 when the corresponding mask bit is 1. More
2457  * than one bit may be set; allowing multiple priorities to be mapped to one
2458  * COS. */
2459 #define NIG_REG_P1_RX_COS2_PRIORITY_MASK                         0x186f8
2460 /* [R 1] RX FIFO for receiving data from MAC is empty. */
2461 #define NIG_REG_P1_RX_MACFIFO_EMPTY                              0x1858c
2462 /* [R 1] TLLH FIFO is empty. */
2463 #define NIG_REG_P1_TLLH_FIFO_EMPTY                               0x18338
2464 /* [RW 19] Packet TimeSync information that is buffered in 1-deep FIFOs for
2465  * TX side. Bits [15:0] reflect the sequence ID of the packet. Bit 16
2466  * indicates the validity of the data in the buffer. Bit 17 indicates that
2467  * the sequence ID is valid and it is waiting for the TX timestamp value.
2468  * Bit 18 indicates whether the timestamp is from a SW request (value of 1)
2469  * or HW request (value of 0). Writing a 1 to bit 16 will clear the buffer.
2470  */
2471 #define NIG_REG_P0_TLLH_PTP_BUF_SEQID                            0x187e0
2472 /* [R 32] Packet TimeSync information that is buffered in 1-deep FIFOs for
2473  * MCP. This location returns the lower 32 bits of timestamp value.
2474  */
2475 #define NIG_REG_P0_TLLH_PTP_BUF_TS_LSB                           0x187d8
2476 /* [R 32] Packet TimeSync information that is buffered in 1-deep FIFOs for
2477  * MCP. This location returns the upper 32 bits of timestamp value.
2478  */
2479 #define NIG_REG_P0_TLLH_PTP_BUF_TS_MSB                           0x187dc
2480 /* [RW 11] Mask register for the various parameters used in determining PTP
2481  * packet presence. Set each bit to 1 to mask out the particular parameter.
2482  * 0-IPv4 DA 0 of 224.0.1.129. 1-IPv4 DA 1 of 224.0.0.107. 2-IPv6 DA 0 of
2483  * 0xFF0*:0:0:0:0:0:0:181. 3-IPv6 DA 1 of 0xFF02:0:0:0:0:0:0:6B. 4-UDP
2484  * destination port 0 of 319. 5-UDP destination port 1 of 320. 6-MAC
2485  * Ethertype 0 of 0x88F7. 7-configurable MAC Ethertype 1. 8-MAC DA 0 of
2486  * 0x01-1B-19-00-00-00. 9-MAC DA 1 of 0x01-80-C2-00-00-0E. 10-configurable
2487  * MAC DA 2. The reset default is set to mask out all parameters.
2488  */
2489 #define NIG_REG_P0_TLLH_PTP_PARAM_MASK                           0x187f0
2490 /* [RW 14] Mask regiser for the rules used in detecting PTP packets. Set
2491  * each bit to 1 to mask out that particular rule. 0-{IPv4 DA 0; UDP DP 0} .
2492  * 1-{IPv4 DA 0; UDP DP 1} . 2-{IPv4 DA 1; UDP DP 0} . 3-{IPv4 DA 1; UDP DP
2493  * 1} . 4-{IPv6 DA 0; UDP DP 0} . 5-{IPv6 DA 0; UDP DP 1} . 6-{IPv6 DA 1;
2494  * UDP DP 0} . 7-{IPv6 DA 1; UDP DP 1} . 8-{MAC DA 0; Ethertype 0} . 9-{MAC
2495  * DA 1; Ethertype 0} . 10-{MAC DA 0; Ethertype 1} . 11-{MAC DA 1; Ethertype
2496  * 1} . 12-{MAC DA 2; Ethertype 0} . 13-{MAC DA 2; Ethertype 1} . The reset
2497  * default is to mask out all of the rules.
2498  */
2499 #define NIG_REG_P0_TLLH_PTP_RULE_MASK                            0x187f4
2500 /* [RW 19] Packet TimeSync information that is buffered in 1-deep FIFOs for
2501  * TX side. Bits [15:0] reflect the sequence ID of the packet. Bit 16
2502  * indicates the validity of the data in the buffer. Bit 17 indicates that
2503  * the sequence ID is valid and it is waiting for the TX timestamp value.
2504  * Bit 18 indicates whether the timestamp is from a SW request (value of 1)
2505  * or HW request (value of 0). Writing a 1 to bit 16 will clear the buffer.
2506  */
2507 #define NIG_REG_P1_TLLH_PTP_BUF_SEQID                            0x187ec
2508 /* [R 32] Packet TimeSync information that is buffered in 1-deep FIFOs for
2509  * MCP. This location returns the lower 32 bits of timestamp value.
2510  */
2511 #define NIG_REG_P1_TLLH_PTP_BUF_TS_LSB                           0x187e4
2512 /* [R 32] Packet TimeSync information that is buffered in 1-deep FIFOs for
2513  * MCP. This location returns the upper 32 bits of timestamp value.
2514  */
2515 #define NIG_REG_P1_TLLH_PTP_BUF_TS_MSB                           0x187e8
2516 /* [RW 11] Mask register for the various parameters used in determining PTP
2517  * packet presence. Set each bit to 1 to mask out the particular parameter.
2518  * 0-IPv4 DA 0 of 224.0.1.129. 1-IPv4 DA 1 of 224.0.0.107. 2-IPv6 DA 0 of
2519  * 0xFF0*:0:0:0:0:0:0:181. 3-IPv6 DA 1 of 0xFF02:0:0:0:0:0:0:6B. 4-UDP
2520  * destination port 0 of 319. 5-UDP destination port 1 of 320. 6-MAC
2521  * Ethertype 0 of 0x88F7. 7-configurable MAC Ethertype 1. 8-MAC DA 0 of
2522  * 0x01-1B-19-00-00-00. 9-MAC DA 1 of 0x01-80-C2-00-00-0E. 10-configurable
2523  * MAC DA 2. The reset default is set to mask out all parameters.
2524  */
2525 #define NIG_REG_P1_TLLH_PTP_PARAM_MASK                           0x187f8
2526 /* [RW 14] Mask regiser for the rules used in detecting PTP packets. Set
2527  * each bit to 1 to mask out that particular rule. 0-{IPv4 DA 0; UDP DP 0} .
2528  * 1-{IPv4 DA 0; UDP DP 1} . 2-{IPv4 DA 1; UDP DP 0} . 3-{IPv4 DA 1; UDP DP
2529  * 1} . 4-{IPv6 DA 0; UDP DP 0} . 5-{IPv6 DA 0; UDP DP 1} . 6-{IPv6 DA 1;
2530  * UDP DP 0} . 7-{IPv6 DA 1; UDP DP 1} . 8-{MAC DA 0; Ethertype 0} . 9-{MAC
2531  * DA 1; Ethertype 0} . 10-{MAC DA 0; Ethertype 1} . 11-{MAC DA 1; Ethertype
2532  * 1} . 12-{MAC DA 2; Ethertype 0} . 13-{MAC DA 2; Ethertype 1} . The reset
2533  * default is to mask out all of the rules.
2534  */
2535 #define NIG_REG_P1_TLLH_PTP_RULE_MASK                            0x187fc
2536 /* [RW 32] Specify which of the credit registers the client is to be mapped
2537  * to. This register specifies bits 31:0 of the 36-bit value. Bits[3:0] are
2538  * for client 0; bits [35:32] are for client 8. For clients that are not
2539  * subject to WFQ credit blocking - their specifications here are not used.
2540  * This is a new register (with 2_) added in E3 B0 to accommodate the 9
2541  * input clients to ETS arbiter. The reset default is set for management and
2542  * debug to use credit registers 6, 7, and 8, respectively, and COSes 0-5 to
2543  * use credit registers 0-5 respectively (0x543210876). Note that credit
2544  * registers can not be shared between clients. Note also that there are
2545  * only COS0-2 in port 1- there is a total of 6 clients in port 1. Only
2546  * credit registers 0-5 are valid. This register should be configured
2547  * appropriately before enabling WFQ. */
2548 #define NIG_REG_P1_TX_ARB_CLIENT_CREDIT_MAP2_LSB                 0x186e8
2549 /* [RW 4] Specify which of the credit registers the client is to be mapped
2550  * to. This register specifies bits 35:32 of the 36-bit value. Bits[3:0] are
2551  * for client 0; bits [35:32] are for client 8. For clients that are not
2552  * subject to WFQ credit blocking - their specifications here are not used.
2553  * This is a new register (with 2_) added in E3 B0 to accommodate the 9
2554  * input clients to ETS arbiter. The reset default is set for management and
2555  * debug to use credit registers 6, 7, and 8, respectively, and COSes 0-5 to
2556  * use credit registers 0-5 respectively (0x543210876). Note that credit
2557  * registers can not be shared between clients. Note also that there are
2558  * only COS0-2 in port 1- there is a total of 6 clients in port 1. Only
2559  * credit registers 0-5 are valid. This register should be configured
2560  * appropriately before enabling WFQ. */
2561 #define NIG_REG_P1_TX_ARB_CLIENT_CREDIT_MAP2_MSB                 0x186ec
2562 /* [RW 9] Specify whether the client competes directly in the strict
2563  * priority arbiter. The bits are mapped according to client ID (client IDs
2564  * are defined in tx_arb_priority_client2): 0-management; 1-debug traffic
2565  * from this port; 2-debug traffic from other port; 3-COS0 traffic; 4-COS1
2566  * traffic; 5-COS2 traffic; 6-COS3 traffic; 7-COS4 traffic; 8-COS5 traffic.
2567  * Default value is set to enable strict priorities for all clients. */
2568 #define NIG_REG_P1_TX_ARB_CLIENT_IS_STRICT                       0x18234
2569 /* [RW 9] Specify whether the client is subject to WFQ credit blocking. The
2570  * bits are mapped according to client ID (client IDs are defined in
2571  * tx_arb_priority_client2): 0-management; 1-debug traffic from this port;
2572  * 2-debug traffic from other port; 3-COS0 traffic; 4-COS1 traffic; 5-COS2
2573  * traffic; 6-COS3 traffic; 7-COS4 traffic; 8-COS5 traffic. Default value is
2574  * 0 for not using WFQ credit blocking. */
2575 #define NIG_REG_P1_TX_ARB_CLIENT_IS_SUBJECT2WFQ                  0x18238
2576 #define NIG_REG_P1_TX_ARB_CREDIT_UPPER_BOUND_0                   0x18258
2577 #define NIG_REG_P1_TX_ARB_CREDIT_UPPER_BOUND_1                   0x1825c
2578 #define NIG_REG_P1_TX_ARB_CREDIT_UPPER_BOUND_2                   0x18260
2579 #define NIG_REG_P1_TX_ARB_CREDIT_UPPER_BOUND_3                   0x18264
2580 #define NIG_REG_P1_TX_ARB_CREDIT_UPPER_BOUND_4                   0x18268
2581 #define NIG_REG_P1_TX_ARB_CREDIT_UPPER_BOUND_5                   0x186f4
2582 /* [RW 32] Specify the weight (in bytes) to be added to credit register 0
2583  * when it is time to increment. */
2584 #define NIG_REG_P1_TX_ARB_CREDIT_WEIGHT_0                        0x18244
2585 #define NIG_REG_P1_TX_ARB_CREDIT_WEIGHT_1                        0x18248
2586 #define NIG_REG_P1_TX_ARB_CREDIT_WEIGHT_2                        0x1824c
2587 #define NIG_REG_P1_TX_ARB_CREDIT_WEIGHT_3                        0x18250
2588 #define NIG_REG_P1_TX_ARB_CREDIT_WEIGHT_4                        0x18254
2589 #define NIG_REG_P1_TX_ARB_CREDIT_WEIGHT_5                        0x186f0
2590 /* [RW 12] Specify the number of strict priority arbitration slots between
2591    two round-robin arbitration slots to avoid starvation. A value of 0 means
2592    no strict priority cycles - the strict priority with anti-starvation
2593    arbiter becomes a round-robin arbiter. */
2594 #define NIG_REG_P1_TX_ARB_NUM_STRICT_ARB_SLOTS                   0x18240
2595 /* [RW 32] Specify the client number to be assigned to each priority of the
2596    strict priority arbiter. This register specifies bits 31:0 of the 36-bit
2597    value. Priority 0 is the highest priority. Bits [3:0] are for priority 0
2598    client; bits [35-32] are for priority 8 client. The clients are assigned
2599    the following IDs: 0-management; 1-debug traffic from this port; 2-debug
2600    traffic from other port; 3-COS0 traffic; 4-COS1 traffic; 5-COS2 traffic;
2601    6-COS3 traffic; 7-COS4 traffic; 8-COS5 traffic. The reset value[35:0] is
2602    set to 0x345678021. This is a new register (with 2_) added in E3 B0 to
2603    accommodate the 9 input clients to ETS arbiter. Note that this register
2604    is the same as the one for port 0, except that port 1 only has COS 0-2
2605    traffic. There is no traffic for COS 3-5 of port 1. */
2606 #define NIG_REG_P1_TX_ARB_PRIORITY_CLIENT2_LSB                   0x186e0
2607 /* [RW 4] Specify the client number to be assigned to each priority of the
2608    strict priority arbiter. This register specifies bits 35:32 of the 36-bit
2609    value. Priority 0 is the highest priority. Bits [3:0] are for priority 0
2610    client; bits [35-32] are for priority 8 client. The clients are assigned
2611    the following IDs: 0-management; 1-debug traffic from this port; 2-debug
2612    traffic from other port; 3-COS0 traffic; 4-COS1 traffic; 5-COS2 traffic;
2613    6-COS3 traffic; 7-COS4 traffic; 8-COS5 traffic. The reset value[35:0] is
2614    set to 0x345678021. This is a new register (with 2_) added in E3 B0 to
2615    accommodate the 9 input clients to ETS arbiter. Note that this register
2616    is the same as the one for port 0, except that port 1 only has COS 0-2
2617    traffic. There is no traffic for COS 3-5 of port 1. */
2618 #define NIG_REG_P1_TX_ARB_PRIORITY_CLIENT2_MSB                   0x186e4
2619 /* [R 1] TX FIFO for transmitting data to MAC is empty. */
2620 #define NIG_REG_P1_TX_MACFIFO_EMPTY                              0x18594
2621 /* [RW 1] MCP-to-host path enable. Set this bit to enable the routing of MCP
2622  * packets to BRB LB interface to forward the packet to the host. All
2623  * packets from MCP are forwarded to the network when this bit is cleared -
2624  * regardless of the configured destination in tx_mng_destination register.
2625  */
2626 #define NIG_REG_P1_TX_MNG_HOST_ENABLE                            0x182f8
2627 /* [R 1] FIFO empty status of the MCP TX FIFO used for storing MCP packets
2628    forwarded to the host. */
2629 #define NIG_REG_P1_TX_MNG_HOST_FIFO_EMPTY                        0x182b8
2630 /* [RW 32] Specify the upper bound that credit register 0 is allowed to
2631  * reach. */
2632 /* [RW 1] Pause enable for port0. This register may get 1 only when
2633    ~safc_enable.safc_enable = 0 and ppp_enable.ppp_enable =0 for the same
2634    port */
2635 #define NIG_REG_PAUSE_ENABLE_0                                   0x160c0
2636 #define NIG_REG_PAUSE_ENABLE_1                                   0x160c4
2637 /* [RW 1] Input enable for RX PBF LP IF */
2638 #define NIG_REG_PBF_LB_IN_EN                                     0x100b4
2639 /* [RW 1] Value of this register will be transmitted to port swap when
2640    ~nig_registers_strap_override.strap_override =1 */
2641 #define NIG_REG_PORT_SWAP                                        0x10394
2642 /* [RW 1] PPP enable for port0. This register may get 1 only when
2643  * ~safc_enable.safc_enable = 0 and pause_enable.pause_enable =0 for the
2644  * same port */
2645 #define NIG_REG_PPP_ENABLE_0                                     0x160b0
2646 #define NIG_REG_PPP_ENABLE_1                                     0x160b4
2647 /* [RW 1] output enable for RX parser descriptor IF */
2648 #define NIG_REG_PRS_EOP_OUT_EN                                   0x10104
2649 /* [RW 1] Input enable for RX parser request IF */
2650 #define NIG_REG_PRS_REQ_IN_EN                                    0x100b8
2651 /* [RW 5] control to serdes - CL45 DEVAD */
2652 #define NIG_REG_SERDES0_CTRL_MD_DEVAD                            0x10370
2653 /* [RW 1] control to serdes; 0 - clause 45; 1 - clause 22 */
2654 #define NIG_REG_SERDES0_CTRL_MD_ST                               0x1036c
2655 /* [RW 5] control to serdes - CL22 PHY_ADD and CL45 PRTAD */
2656 #define NIG_REG_SERDES0_CTRL_PHY_ADDR                            0x10374
2657 /* [R 1] status from serdes0 that inputs to interrupt logic of link status */
2658 #define NIG_REG_SERDES0_STATUS_LINK_STATUS                       0x10578
2659 /* [R 32] Rx statistics : In user packets discarded due to BRB backpressure
2660    for port0 */
2661 #define NIG_REG_STAT0_BRB_DISCARD                                0x105f0
2662 /* [R 32] Rx statistics : In user packets truncated due to BRB backpressure
2663    for port0 */
2664 #define NIG_REG_STAT0_BRB_TRUNCATE                               0x105f8
2665 /* [WB_R 36] Tx statistics : Number of packets from emac0 or bmac0 that
2666    between 1024 and 1522 bytes for port0 */
2667 #define NIG_REG_STAT0_EGRESS_MAC_PKT0                            0x10750
2668 /* [WB_R 36] Tx statistics : Number of packets from emac0 or bmac0 that
2669    between 1523 bytes and above for port0 */
2670 #define NIG_REG_STAT0_EGRESS_MAC_PKT1                            0x10760
2671 /* [R 32] Rx statistics : In user packets discarded due to BRB backpressure
2672    for port1 */
2673 #define NIG_REG_STAT1_BRB_DISCARD                                0x10628
2674 /* [WB_R 36] Tx statistics : Number of packets from emac1 or bmac1 that
2675    between 1024 and 1522 bytes for port1 */
2676 #define NIG_REG_STAT1_EGRESS_MAC_PKT0                            0x107a0
2677 /* [WB_R 36] Tx statistics : Number of packets from emac1 or bmac1 that
2678    between 1523 bytes and above for port1 */
2679 #define NIG_REG_STAT1_EGRESS_MAC_PKT1                            0x107b0
2680 /* [WB_R 64] Rx statistics : User octets received for LP */
2681 #define NIG_REG_STAT2_BRB_OCTET                                  0x107e0
2682 #define NIG_REG_STATUS_INTERRUPT_PORT0                           0x10328
2683 #define NIG_REG_STATUS_INTERRUPT_PORT1                           0x1032c
2684 /* [RW 1] port swap mux selection. If this register equal to 0 then port
2685    swap is equal to SPIO pin that inputs from ifmux_serdes_swap. If 1 then
2686    ort swap is equal to ~nig_registers_port_swap.port_swap */
2687 #define NIG_REG_STRAP_OVERRIDE                                   0x10398
2688 /* [WB 64] Addresses for TimeSync related registers in the timesync
2689  * generator sub-module.
2690  */
2691 #define NIG_REG_TIMESYNC_GEN_REG                                 0x18800
2692 /* [RW 1] output enable for RX_XCM0 IF */
2693 #define NIG_REG_XCM0_OUT_EN                                      0x100f0
2694 /* [RW 1] output enable for RX_XCM1 IF */
2695 #define NIG_REG_XCM1_OUT_EN                                      0x100f4
2696 /* [RW 1] control to xgxs - remote PHY in-band MDIO */
2697 #define NIG_REG_XGXS0_CTRL_EXTREMOTEMDIOST                       0x10348
2698 /* [RW 5] control to xgxs - CL45 DEVAD */
2699 #define NIG_REG_XGXS0_CTRL_MD_DEVAD                              0x1033c
2700 /* [RW 1] control to xgxs; 0 - clause 45; 1 - clause 22 */
2701 #define NIG_REG_XGXS0_CTRL_MD_ST                                 0x10338
2702 /* [RW 5] control to xgxs - CL22 PHY_ADD and CL45 PRTAD */
2703 #define NIG_REG_XGXS0_CTRL_PHY_ADDR                              0x10340
2704 /* [R 1] status from xgxs0 that inputs to interrupt logic of link10g. */
2705 #define NIG_REG_XGXS0_STATUS_LINK10G                             0x10680
2706 /* [R 4] status from xgxs0 that inputs to interrupt logic of link status */
2707 #define NIG_REG_XGXS0_STATUS_LINK_STATUS                         0x10684