BNX2X: uint*_t spatch
[akaros.git] / kern / drivers / net / bnx2x / bnx2x_link.h
1 /* Copyright 2008-2013 Broadcom Corporation
2  *
3  * Unless you and Broadcom execute a separate written software license
4  * agreement governing use of this software, this software is licensed to you
5  * under the terms of the GNU General Public License version 2, available
6  * at http://www.gnu.org/licenses/old-licenses/gpl-2.0.html (the "GPL").
7  *
8  * Notwithstanding the above, under no circumstances may you combine this
9  * software in any way with any other Broadcom software provided under a
10  * license other than the GPL, without Broadcom's express prior written
11  * consent.
12  *
13  * Written by Yaniv Rosner
14  *
15  */
16
17 #ifndef BNX2X_LINK_H
18 #define BNX2X_LINK_H
19
20
21
22 /***********************************************************/
23 /*                         Defines                         */
24 /***********************************************************/
25 #define DEFAULT_PHY_DEV_ADDR    3
26 #define E2_DEFAULT_PHY_DEV_ADDR 5
27
28
29
30 #define BNX2X_FLOW_CTRL_AUTO            PORT_FEATURE_FLOW_CONTROL_AUTO
31 #define BNX2X_FLOW_CTRL_TX              PORT_FEATURE_FLOW_CONTROL_TX
32 #define BNX2X_FLOW_CTRL_RX              PORT_FEATURE_FLOW_CONTROL_RX
33 #define BNX2X_FLOW_CTRL_BOTH            PORT_FEATURE_FLOW_CONTROL_BOTH
34 #define BNX2X_FLOW_CTRL_NONE            PORT_FEATURE_FLOW_CONTROL_NONE
35
36 #define NET_SERDES_IF_XFI               1
37 #define NET_SERDES_IF_SFI               2
38 #define NET_SERDES_IF_KR                3
39 #define NET_SERDES_IF_DXGXS     4
40
41 #define SPEED_AUTO_NEG          0
42 #define SPEED_20000             20000
43
44 #define I2C_DEV_ADDR_A0                 0xa0
45 #define I2C_DEV_ADDR_A2                 0xa2
46
47 #define SFP_EEPROM_PAGE_SIZE                    16
48 #define SFP_EEPROM_VENDOR_NAME_ADDR             0x14
49 #define SFP_EEPROM_VENDOR_NAME_SIZE             16
50 #define SFP_EEPROM_VENDOR_OUI_ADDR              0x25
51 #define SFP_EEPROM_VENDOR_OUI_SIZE              3
52 #define SFP_EEPROM_PART_NO_ADDR                 0x28
53 #define SFP_EEPROM_PART_NO_SIZE                 16
54 #define SFP_EEPROM_REVISION_ADDR                0x38
55 #define SFP_EEPROM_REVISION_SIZE                4
56 #define SFP_EEPROM_SERIAL_ADDR                  0x44
57 #define SFP_EEPROM_SERIAL_SIZE                  16
58 #define SFP_EEPROM_DATE_ADDR                    0x54 /* ASCII YYMMDD */
59 #define SFP_EEPROM_DATE_SIZE                    6
60 #define SFP_EEPROM_DIAG_TYPE_ADDR               0x5c
61 #define SFP_EEPROM_DIAG_TYPE_SIZE               1
62 #define SFP_EEPROM_DIAG_ADDR_CHANGE_REQ         (1<<2)
63 #define SFP_EEPROM_SFF_8472_COMP_ADDR           0x5e
64 #define SFP_EEPROM_SFF_8472_COMP_SIZE           1
65
66 #define SFP_EEPROM_A2_CHECKSUM_RANGE            0x5e
67 #define SFP_EEPROM_A2_CC_DMI_ADDR               0x5f
68
69 #define PWR_FLT_ERR_MSG_LEN                     250
70
71 #define XGXS_EXT_PHY_TYPE(ext_phy_config) \
72                 ((ext_phy_config) & PORT_HW_CFG_XGXS_EXT_PHY_TYPE_MASK)
73 #define XGXS_EXT_PHY_ADDR(ext_phy_config) \
74                 (((ext_phy_config) & PORT_HW_CFG_XGXS_EXT_PHY_ADDR_MASK) >> \
75                  PORT_HW_CFG_XGXS_EXT_PHY_ADDR_SHIFT)
76 #define SERDES_EXT_PHY_TYPE(ext_phy_config) \
77                 ((ext_phy_config) & PORT_HW_CFG_SERDES_EXT_PHY_TYPE_MASK)
78
79 /* Single Media Direct board is the plain 577xx board with CX4/RJ45 jacks */
80 #define SINGLE_MEDIA_DIRECT(params)     (params->num_phys == 1)
81 /* Single Media board contains single external phy */
82 #define SINGLE_MEDIA(params)            (params->num_phys == 2)
83 /* Dual Media board contains two external phy with different media */
84 #define DUAL_MEDIA(params)              (params->num_phys == 3)
85
86 #define FW_PARAM_PHY_ADDR_MASK          0x000000FF
87 #define FW_PARAM_PHY_TYPE_MASK          0x0000FF00
88 #define FW_PARAM_MDIO_CTRL_MASK         0xFFFF0000
89 #define FW_PARAM_MDIO_CTRL_OFFSET               16
90 #define FW_PARAM_PHY_ADDR(fw_param) (fw_param & \
91                                            FW_PARAM_PHY_ADDR_MASK)
92 #define FW_PARAM_PHY_TYPE(fw_param) (fw_param & \
93                                            FW_PARAM_PHY_TYPE_MASK)
94 #define FW_PARAM_MDIO_CTRL(fw_param) ((fw_param & \
95                                             FW_PARAM_MDIO_CTRL_MASK) >> \
96                                             FW_PARAM_MDIO_CTRL_OFFSET)
97 #define FW_PARAM_SET(phy_addr, phy_type, mdio_access) \
98         (phy_addr | phy_type | mdio_access << FW_PARAM_MDIO_CTRL_OFFSET)
99
100
101 #define PFC_BRB_FULL_LB_XOFF_THRESHOLD                          170
102 #define PFC_BRB_FULL_LB_XON_THRESHOLD                           250
103
104 #define MAXVAL(a, b) (((a) > (b)) ? (a) : (b))
105
106 #define BMAC_CONTROL_RX_ENABLE          2
107 /***********************************************************/
108 /*                         Structs                         */
109 /***********************************************************/
110 #define INT_PHY         0
111 #define EXT_PHY1        1
112 #define EXT_PHY2        2
113 #define MAX_PHYS        3
114
115 /* Same configuration is shared between the XGXS and the first external phy */
116 #define LINK_CONFIG_SIZE (MAX_PHYS - 1)
117 #define LINK_CONFIG_IDX(_phy_idx) ((_phy_idx == INT_PHY) ? \
118                                          0 : (_phy_idx - 1))
119 /***********************************************************/
120 /*                      bnx2x_phy struct                     */
121 /*  Defines the required arguments and function per phy    */
122 /***********************************************************/
123 struct link_vars;
124 struct link_params;
125 struct bnx2x_phy;
126
127 typedef uint8_t (*config_init_t)(struct bnx2x_phy *phy, struct link_params *params,
128                             struct link_vars *vars);
129 typedef uint8_t (*read_status_t)(struct bnx2x_phy *phy, struct link_params *params,
130                             struct link_vars *vars);
131 typedef void (*link_reset_t)(struct bnx2x_phy *phy,
132                              struct link_params *params);
133 typedef void (*config_loopback_t)(struct bnx2x_phy *phy,
134                                   struct link_params *params);
135 typedef uint8_t (*format_fw_ver_t)(uint32_t raw, uint8_t *str, uint16_t *len);
136 typedef void (*hw_reset_t)(struct bnx2x_phy *phy, struct link_params *params);
137 typedef void (*set_link_led_t)(struct bnx2x_phy *phy,
138                                struct link_params *params, uint8_t mode);
139 typedef void (*phy_specific_func_t)(struct bnx2x_phy *phy,
140                                     struct link_params *params,
141                                     uint32_t action);
142 struct bnx2x_reg_set {
143         uint8_t  devad;
144         uint16_t reg;
145         uint16_t val;
146 };
147
148 struct bnx2x_phy {
149         uint32_t type;
150
151         /* Loaded during init */
152         uint8_t addr;
153         uint8_t def_md_devad;
154         uint16_t flags;
155         /* No Over-Current detection */
156 #define FLAGS_NOC                       (1<<1)
157         /* Fan failure detection required */
158 #define FLAGS_FAN_FAILURE_DET_REQ       (1<<2)
159         /* Initialize first the XGXS and only then the phy itself */
160 #define FLAGS_INIT_XGXS_FIRST           (1<<3)
161 #define FLAGS_WC_DUAL_MODE              (1<<4)
162 #define FLAGS_4_PORT_MODE               (1<<5)
163 #define FLAGS_REARM_LATCH_SIGNAL        (1<<6)
164 #define FLAGS_SFP_NOT_APPROVED          (1<<7)
165 #define FLAGS_MDC_MDIO_WA               (1<<8)
166 #define FLAGS_DUMMY_READ                (1<<9)
167 #define FLAGS_MDC_MDIO_WA_B0            (1<<10)
168 #define FLAGS_TX_ERROR_CHECK            (1<<12)
169 #define FLAGS_EEE                       (1<<13)
170 #define FLAGS_MDC_MDIO_WA_G             (1<<15)
171
172         /* preemphasis values for the rx side */
173         uint16_t rx_preemphasis[4];
174
175         /* preemphasis values for the tx side */
176         uint16_t tx_preemphasis[4];
177
178         /* EMAC address for access MDIO */
179         uint32_t mdio_ctrl;
180
181         uint32_t supported;
182
183         uint32_t media_type;
184 #define ETH_PHY_UNSPECIFIED     0x0
185 #define ETH_PHY_SFPP_10G_FIBER  0x1
186 #define ETH_PHY_XFP_FIBER               0x2
187 #define ETH_PHY_DA_TWINAX               0x3
188 #define ETH_PHY_BASE_T          0x4
189 #define ETH_PHY_SFP_1G_FIBER    0x5
190 #define ETH_PHY_KR              0xf0
191 #define ETH_PHY_CX4             0xf1
192 #define ETH_PHY_NOT_PRESENT     0xff
193
194         /* The address in which version is located*/
195         uint32_t ver_addr;
196
197         uint16_t req_flow_ctrl;
198
199         uint16_t req_line_speed;
200
201         uint32_t speed_cap_mask;
202
203         uint16_t req_duplex;
204         uint16_t rsrv;
205         /* Called per phy/port init, and it configures LASI, speed, autoneg,
206          duplex, flow control negotiation, etc. */
207         config_init_t config_init;
208
209         /* Called due to interrupt. It determines the link, speed */
210         read_status_t read_status;
211
212         /* Called when driver is unloading. Should reset the phy */
213         link_reset_t link_reset;
214
215         /* Set the loopback configuration for the phy */
216         config_loopback_t config_loopback;
217
218         /* Format the given raw number into str up to len */
219         format_fw_ver_t format_fw_ver;
220
221         /* Reset the phy (both ports) */
222         hw_reset_t hw_reset;
223
224         /* Set link led mode (on/off/oper)*/
225         set_link_led_t set_link_led;
226
227         /* PHY Specific tasks */
228         phy_specific_func_t phy_specific_func;
229 #define DISABLE_TX      1
230 #define ENABLE_TX       2
231 #define PHY_INIT        3
232 };
233
234 /* Inputs parameters to the CLC */
235 struct link_params {
236
237         uint8_t port;
238
239         /* Default / User Configuration */
240         uint8_t loopback_mode;
241 #define LOOPBACK_NONE           0
242 #define LOOPBACK_EMAC           1
243 #define LOOPBACK_BMAC           2
244 #define LOOPBACK_XGXS           3
245 #define LOOPBACK_EXT_PHY        4
246 #define LOOPBACK_EXT            5
247 #define LOOPBACK_UMAC           6
248 #define LOOPBACK_XMAC           7
249
250         /* Device parameters */
251         uint8_t mac_addr[6];
252
253         uint16_t req_duplex[LINK_CONFIG_SIZE];
254         uint16_t req_flow_ctrl[LINK_CONFIG_SIZE];
255
256         uint16_t req_line_speed[LINK_CONFIG_SIZE]; /* Also determine AutoNeg */
257
258         /* shmem parameters */
259         uint32_t shmem_base;
260         uint32_t shmem2_base;
261         uint32_t speed_cap_mask[LINK_CONFIG_SIZE];
262         uint32_t switch_cfg;
263 #define SWITCH_CFG_1G           PORT_FEATURE_CON_SWITCH_1G_SWITCH
264 #define SWITCH_CFG_10G          PORT_FEATURE_CON_SWITCH_10G_SWITCH
265 #define SWITCH_CFG_AUTO_DETECT  PORT_FEATURE_CON_SWITCH_AUTO_DETECT
266
267         uint32_t lane_config;
268
269         /* Phy register parameter */
270         uint32_t chip_id;
271
272         /* features */
273         uint32_t feature_config_flags;
274 #define FEATURE_CONFIG_OVERRIDE_PREEMPHASIS_ENABLED     (1<<0)
275 #define FEATURE_CONFIG_PFC_ENABLED                      (1<<1)
276 #define FEATURE_CONFIG_BC_SUPPORTS_OPT_MDL_VRFY         (1<<2)
277 #define FEATURE_CONFIG_BC_SUPPORTS_DUAL_PHY_OPT_MDL_VRFY        (1<<3)
278 #define FEATURE_CONFIG_BC_SUPPORTS_AFEX                 (1<<8)
279 #define FEATURE_CONFIG_AUTOGREEEN_ENABLED                       (1<<9)
280 #define FEATURE_CONFIG_BC_SUPPORTS_SFP_TX_DISABLED              (1<<10)
281 #define FEATURE_CONFIG_DISABLE_REMOTE_FAULT_DET         (1<<11)
282 #define FEATURE_CONFIG_MT_SUPPORT                       (1<<13)
283 #define FEATURE_CONFIG_BOOT_FROM_SAN                    (1<<14)
284
285         /* Will be populated during common init */
286         struct bnx2x_phy phy[MAX_PHYS];
287
288         /* Will be populated during common init */
289         uint8_t num_phys;
290
291         uint8_t rsrv;
292
293         /* Used to configure the EEE Tx LPI timer, has several modes of
294          * operation, according to bits 29:28 -
295          * 2'b00: Timer will be configured by nvram, output will be the value
296          *        from nvram.
297          * 2'b01: Timer will be configured by nvram, output will be in
298          *        microseconds.
299          * 2'b10: bits 1:0 contain an nvram value which will be used instead
300          *        of the one located in the nvram. Output will be that value.
301          * 2'b11: bits 19:0 contain the idle timer in microseconds; output
302          *        will be in microseconds.
303          * Bits 31:30 should be 2'b11 in order for EEE to be enabled.
304          */
305         uint32_t eee_mode;
306 #define EEE_MODE_NVRAM_BALANCED_TIME            (0xa00)
307 #define EEE_MODE_NVRAM_AGGRESSIVE_TIME          (0x100)
308 #define EEE_MODE_NVRAM_LATENCY_TIME             (0x6000)
309 #define EEE_MODE_NVRAM_MASK             (0x3)
310 #define EEE_MODE_TIMER_MASK             (0xfffff)
311 #define EEE_MODE_OUTPUT_TIME            (1<<28)
312 #define EEE_MODE_OVERRIDE_NVRAM         (1<<29)
313 #define EEE_MODE_ENABLE_LPI             (1<<30)
314 #define EEE_MODE_ADV_LPI                        (1<<31)
315
316         uint16_t hw_led_mode; /* part of the hw_config read from the shmem */
317         uint32_t multi_phy_config;
318
319         /* Device pointer passed to all callback functions */
320         struct bnx2x *bp;
321         uint16_t req_fc_auto_adv; /* Should be set to TX / BOTH when
322                                 req_flow_ctrl is set to AUTO */
323         uint16_t link_flags;
324 #define LINK_FLAGS_INT_DISABLED         (1<<0)
325 #define PHY_INITIALIZED         (1<<1)
326         uint32_t lfa_base;
327
328         /* The same definitions as the shmem2 parameter */
329         uint32_t link_attr_sync;
330 };
331
332 /* Output parameters */
333 struct link_vars {
334         uint8_t phy_flags;
335 #define PHY_XGXS_FLAG                   (1<<0)
336 #define PHY_SGMII_FLAG                  (1<<1)
337 #define PHY_PHYSICAL_LINK_FLAG          (1<<2)
338 #define PHY_HALF_OPEN_CONN_FLAG         (1<<3)
339 #define PHY_OVER_CURRENT_FLAG           (1<<4)
340 #define PHY_SFP_TX_FAULT_FLAG           (1<<5)
341
342         uint8_t mac_type;
343 #define MAC_TYPE_NONE           0
344 #define MAC_TYPE_EMAC           1
345 #define MAC_TYPE_BMAC           2
346 #define MAC_TYPE_UMAC           3
347 #define MAC_TYPE_XMAC           4
348
349         uint8_t phy_link_up; /* internal phy link indication */
350         uint8_t link_up;
351
352         uint16_t line_speed;
353         uint16_t duplex;
354
355         uint16_t flow_ctrl;
356         uint16_t ieee_fc;
357
358         /* The same definitions as the shmem parameter */
359         uint32_t link_status;
360         uint32_t eee_status;
361         uint8_t fault_detected;
362         uint8_t check_kr2_recovery_cnt;
363 #define CHECK_KR2_RECOVERY_CNT  5
364         uint16_t periodic_flags;
365 #define PERIODIC_FLAGS_LINK_EVENT       0x0001
366
367         uint32_t aeu_int_mask;
368         uint8_t rx_tx_asic_rst;
369         uint8_t turn_to_run_wc_rt;
370         uint16_t rsrv2;
371 };
372
373 /***********************************************************/
374 /*                         Functions                       */
375 /***********************************************************/
376 int bnx2x_phy_init(struct link_params *params, struct link_vars *vars);
377
378 /* Reset the link. Should be called when driver or interface goes down
379    Before calling phy firmware upgrade, the reset_ext_phy should be set
380    to 0 */
381 int bnx2x_link_reset(struct link_params *params, struct link_vars *vars,
382                      uint8_t reset_ext_phy);
383 int bnx2x_lfa_reset(struct link_params *params, struct link_vars *vars);
384 /* bnx2x_link_update should be called upon link interrupt */
385 int bnx2x_link_update(struct link_params *params, struct link_vars *vars);
386
387 /* use the following phy functions to read/write from external_phy
388   In order to use it to read/write internal phy registers, use
389   DEFAULT_PHY_DEV_ADDR as devad, and (_bank + (_addr & 0xf)) as
390   the register */
391 int bnx2x_phy_read(struct link_params *params, uint8_t phy_addr,
392                    uint8_t devad, uint16_t reg, uint16_t *ret_val);
393
394 int bnx2x_phy_write(struct link_params *params, uint8_t phy_addr,
395                     uint8_t devad, uint16_t reg, uint16_t val);
396
397 /* Reads the link_status from the shmem,
398    and update the link vars accordingly */
399 void bnx2x_link_status_update(struct link_params *input,
400                             struct link_vars *output);
401 /* returns string representing the fw_version of the external phy */
402 int bnx2x_get_ext_phy_fw_version(struct link_params *params, uint8_t *version,
403                                  uint16_t len);
404
405 /* Set/Unset the led
406    Basically, the CLC takes care of the led for the link, but in case one needs
407    to set/unset the led unnaturally, set the "mode" to LED_MODE_OPER to
408    blink the led, and LED_MODE_OFF to set the led off.*/
409 int bnx2x_set_led(struct link_params *params,
410                   struct link_vars *vars, uint8_t mode, uint32_t speed);
411 #define LED_MODE_OFF                    0
412 #define LED_MODE_ON                     1
413 #define LED_MODE_OPER                   2
414 #define LED_MODE_FRONT_PANEL_OFF        3
415
416 /* bnx2x_handle_module_detect_int should be called upon module detection
417    interrupt */
418 void bnx2x_handle_module_detect_int(struct link_params *params);
419
420 /* Get the actual link status. In case it returns 0, link is up,
421         otherwise link is down*/
422 int bnx2x_test_link(struct link_params *params, struct link_vars *vars,
423                     uint8_t is_serdes);
424
425 /* One-time initialization for external phy after power up */
426 int bnx2x_common_init_phy(struct bnx2x *bp, uint32_t shmem_base_path[],
427                           uint32_t shmem2_base_path[], uint32_t chip_id);
428
429 /* Reset the external PHY using GPIO */
430 void bnx2x_ext_phy_hw_reset(struct bnx2x *bp, uint8_t port);
431
432 /* Reset the external of SFX7101 */
433 void bnx2x_sfx7101_sp_sw_reset(struct bnx2x *bp, struct bnx2x_phy *phy);
434
435 /* Read "byte_cnt" bytes from address "addr" from the SFP+ EEPROM */
436 int bnx2x_read_sfp_module_eeprom(struct bnx2x_phy *phy,
437                                  struct link_params *params, uint8_t dev_addr,
438                                  uint16_t addr, uint16_t byte_cnt,
439                                  uint8_t *o_buf);
440
441 void bnx2x_hw_reset_phy(struct link_params *params);
442
443 /* Check swap bit and adjust PHY order */
444 uint32_t bnx2x_phy_selection(struct link_params *params);
445
446 /* Probe the phys on board, and populate them in "params" */
447 int bnx2x_phy_probe(struct link_params *params);
448
449 /* Checks if fan failure detection is required on one of the phys on board */
450 uint8_t bnx2x_fan_failure_det_req(struct bnx2x *bp, uint32_t shmem_base,
451                              uint32_t shmem2_base, uint8_t port);
452
453 /* Open / close the gate between the NIG and the BRB */
454 void bnx2x_set_rx_filter(struct link_params *params, uint8_t en);
455
456 /* DCBX structs */
457
458 /* Number of maximum COS per chip */
459 #define DCBX_E2E3_MAX_NUM_COS           (2)
460 #define DCBX_E3B0_MAX_NUM_COS_PORT0     (6)
461 #define DCBX_E3B0_MAX_NUM_COS_PORT1     (3)
462 #define DCBX_E3B0_MAX_NUM_COS           ( \
463                         MAXVAL(DCBX_E3B0_MAX_NUM_COS_PORT0, \
464                             DCBX_E3B0_MAX_NUM_COS_PORT1))
465
466 #define DCBX_MAX_NUM_COS                        ( \
467                         MAXVAL(DCBX_E3B0_MAX_NUM_COS, \
468                             DCBX_E2E3_MAX_NUM_COS))
469
470 /* PFC port configuration params */
471 struct bnx2x_nig_brb_pfc_port_params {
472         /* NIG */
473         uint32_t pause_enable;
474         uint32_t llfc_out_en;
475         uint32_t llfc_enable;
476         uint32_t pkt_priority_to_cos;
477         uint8_t num_of_rx_cos_priority_mask;
478         uint32_t rx_cos_priority_mask[DCBX_MAX_NUM_COS];
479         uint32_t llfc_high_priority_classes;
480         uint32_t llfc_low_priority_classes;
481 };
482
483
484 /* ETS port configuration params */
485 struct bnx2x_ets_bw_params {
486         uint8_t bw;
487 };
488
489 struct bnx2x_ets_sp_params {
490         /**
491          * valid values are 0 - 5. 0 is highest strict priority.
492          * There can't be two COS's with the same pri.
493          */
494         uint8_t pri;
495 };
496
497 enum bnx2x_cos_state {
498         bnx2x_cos_state_strict = 0,
499         bnx2x_cos_state_bw = 1,
500 };
501
502 struct bnx2x_ets_cos_params {
503         enum bnx2x_cos_state state ;
504         union {
505                 struct bnx2x_ets_bw_params bw_params;
506                 struct bnx2x_ets_sp_params sp_params;
507         } params;
508 };
509
510 struct bnx2x_ets_params {
511         uint8_t num_of_cos; /* Number of valid COS entries*/
512         struct bnx2x_ets_cos_params cos[DCBX_MAX_NUM_COS];
513 };
514
515 /* Used to update the PFC attributes in EMAC, BMAC, NIG and BRB
516  * when link is already up
517  */
518 int bnx2x_update_pfc(struct link_params *params,
519                       struct link_vars *vars,
520                       struct bnx2x_nig_brb_pfc_port_params *pfc_params);
521
522
523 /* Used to configure the ETS to disable */
524 int bnx2x_ets_disabled(struct link_params *params,
525                        struct link_vars *vars);
526
527 /* Used to configure the ETS to BW limited */
528 void bnx2x_ets_bw_limit(const struct link_params *params,
529                         const uint32_t cos0_bw,
530                         const uint32_t cos1_bw);
531
532 /* Used to configure the ETS to strict */
533 int bnx2x_ets_strict(const struct link_params *params,
534                      const uint8_t strict_cos);
535
536
537 /*  Configure the COS to ETS according to BW and SP settings.*/
538 int bnx2x_ets_e3b0_config(const struct link_params *params,
539                          const struct link_vars *vars,
540                          struct bnx2x_ets_params *ets_params);
541
542 void bnx2x_init_mod_abs_int(struct bnx2x *bp, struct link_vars *vars,
543                             uint32_t chip_id, uint32_t shmem_base,
544                             uint32_t shmem2_base,
545                             uint8_t port);
546
547 void bnx2x_period_func(struct link_params *params, struct link_vars *vars);
548
549 #endif /* BNX2X_LINK_H */