BNX2X: initialization
[akaros.git] / kern / drivers / net / bnx2x / bnx2x_init.h
1 /* bnx2x_init.h: Broadcom Everest network driver.
2  *               Structures and macroes needed during the initialization.
3  *
4  * Copyright (c) 2007-2013 Broadcom Corporation
5  *
6  * This program is free software; you can redistribute it and/or modify
7  * it under the terms of the GNU General Public License as published by
8  * the Free Software Foundation.
9  *
10  * Maintained by: Ariel Elior <ariel.elior@qlogic.com>
11  * Written by: Eliezer Tamir
12  * Modified by: Vladislav Zolotarov
13  */
14
15 #ifndef BNX2X_INIT_H
16 #define BNX2X_INIT_H
17
18 /* Init operation types and structures */
19 enum {
20         OP_RD = 0x1,    /* read a single register */
21         OP_WR,          /* write a single register */
22         OP_SW,          /* copy a string to the device */
23         OP_ZR,          /* clear memory */
24         OP_ZP,          /* unzip then copy with DMAE */
25         OP_WR_64,       /* write 64 bit pattern */
26         OP_WB,          /* copy a string using DMAE */
27         OP_WB_ZR,       /* Clear a string using DMAE or indirect-wr */
28         /* Skip the following ops if all of the init modes don't match */
29         OP_IF_MODE_OR,
30         /* Skip the following ops if any of the init modes don't match */
31         OP_IF_MODE_AND,
32         OP_MAX
33 };
34
35 enum {
36         STAGE_START,
37         STAGE_END,
38 };
39
40 /* Returns the index of start or end of a specific block stage in ops array*/
41 #define BLOCK_OPS_IDX(block, stage, end) \
42         (2*(((block)*NUM_OF_INIT_PHASES) + (stage)) + (end))
43
44
45 /* structs for the various opcodes */
46 struct raw_op {
47         uint32_t op:8;
48         uint32_t offset:24;
49         uint32_t raw_data;
50 };
51
52 struct op_read {
53         uint32_t op:8;
54         uint32_t offset:24;
55         uint32_t val;
56 };
57
58 struct op_write {
59         uint32_t op:8;
60         uint32_t offset:24;
61         uint32_t val;
62 };
63
64 struct op_arr_write {
65         uint32_t op:8;
66         uint32_t offset:24;
67 #ifdef __BIG_ENDIAN
68         uint16_t data_len;
69         uint16_t data_off;
70 #else /* __LITTLE_ENDIAN */
71         uint16_t data_off;
72         uint16_t data_len;
73 #endif
74 };
75
76 struct op_zero {
77         uint32_t op:8;
78         uint32_t offset:24;
79         uint32_t len;
80 };
81
82 struct op_if_mode {
83         uint32_t op:8;
84         uint32_t cmd_offset:24;
85         uint32_t mode_bit_map;
86 };
87
88
89 union init_op {
90         struct op_read          read;
91         struct op_write         write;
92         struct op_arr_write     arr_wr;
93         struct op_zero          zero;
94         struct raw_op           raw;
95         struct op_if_mode       if_mode;
96 };
97
98
99 /* Init Phases */
100 enum {
101         PHASE_COMMON,
102         PHASE_PORT0,
103         PHASE_PORT1,
104         PHASE_PF0,
105         PHASE_PF1,
106         PHASE_PF2,
107         PHASE_PF3,
108         PHASE_PF4,
109         PHASE_PF5,
110         PHASE_PF6,
111         PHASE_PF7,
112         NUM_OF_INIT_PHASES
113 };
114
115 /* Init Modes */
116 enum {
117         MODE_ASIC                      = 0x00000001,
118         MODE_FPGA                      = 0x00000002,
119         MODE_EMUL                      = 0x00000004,
120         MODE_E2                        = 0x00000008,
121         MODE_E3                        = 0x00000010,
122         MODE_PORT2                     = 0x00000020,
123         MODE_PORT4                     = 0x00000040,
124         MODE_SF                        = 0x00000080,
125         MODE_MF                        = 0x00000100,
126         MODE_MF_SD                     = 0x00000200,
127         MODE_MF_SI                     = 0x00000400,
128         MODE_MF_AFEX                   = 0x00000800,
129         MODE_E3_A0                     = 0x00001000,
130         MODE_E3_B0                     = 0x00002000,
131         MODE_COS3                      = 0x00004000,
132         MODE_COS6                      = 0x00008000,
133         MODE_LITTLE_ENDIAN             = 0x00010000,
134         MODE_BIG_ENDIAN                = 0x00020000,
135 };
136
137 /* Init Blocks */
138 enum {
139         BLOCK_ATC,
140         BLOCK_BRB1,
141         BLOCK_CCM,
142         BLOCK_CDU,
143         BLOCK_CFC,
144         BLOCK_CSDM,
145         BLOCK_CSEM,
146         BLOCK_DBG,
147         BLOCK_DMAE,
148         BLOCK_DORQ,
149         BLOCK_HC,
150         BLOCK_IGU,
151         BLOCK_MISC,
152         BLOCK_NIG,
153         BLOCK_PBF,
154         BLOCK_PGLUE_B,
155         BLOCK_PRS,
156         BLOCK_PXP2,
157         BLOCK_PXP,
158         BLOCK_QM,
159         BLOCK_SRC,
160         BLOCK_TCM,
161         BLOCK_TM,
162         BLOCK_TSDM,
163         BLOCK_TSEM,
164         BLOCK_UCM,
165         BLOCK_UPB,
166         BLOCK_USDM,
167         BLOCK_USEM,
168         BLOCK_XCM,
169         BLOCK_XPB,
170         BLOCK_XSDM,
171         BLOCK_XSEM,
172         BLOCK_MISC_AEU,
173         NUM_OF_INIT_BLOCKS
174 };
175
176 /* QM queue numbers */
177 #define BNX2X_ETH_Q             0
178 #define BNX2X_TOE_Q             3
179 #define BNX2X_TOE_ACK_Q         6
180 #define BNX2X_ISCSI_Q           9
181 #define BNX2X_ISCSI_ACK_Q       11
182 #define BNX2X_FCOE_Q            10
183
184 /* Vnics per mode */
185 #define BNX2X_PORT2_MODE_NUM_VNICS 4
186 #define BNX2X_PORT4_MODE_NUM_VNICS 2
187
188 /* COS offset for port1 in E3 B0 4port mode */
189 #define BNX2X_E3B0_PORT1_COS_OFFSET 3
190
191 /* QM Register addresses */
192 #define BNX2X_Q_VOQ_REG_ADDR(pf_q_num)\
193         (QM_REG_QVOQIDX_0 + 4 * (pf_q_num))
194 #define BNX2X_VOQ_Q_REG_ADDR(cos, pf_q_num)\
195         (QM_REG_VOQQMASK_0_LSB + 4 * ((cos) * 2 + ((pf_q_num) >> 5)))
196 #define BNX2X_Q_CMDQ_REG_ADDR(pf_q_num)\
197         (QM_REG_BYTECRDCMDQ_0 + 4 * ((pf_q_num) >> 4))
198
199 /* extracts the QM queue number for the specified port and vnic */
200 #define BNX2X_PF_Q_NUM(q_num, port, vnic)\
201         ((((port) << 1) | (vnic)) * 16 + (q_num))
202
203
204 /* Maps the specified queue to the specified COS */
205 static inline void bnx2x_map_q_cos(struct bnx2x *bp, uint32_t q_num,
206                                    uint32_t new_cos)
207 {
208         /* find current COS mapping */
209         uint32_t curr_cos = REG_RD(bp, QM_REG_QVOQIDX_0 + q_num * 4);
210
211         /* check if queue->COS mapping has changed */
212         if (curr_cos != new_cos) {
213                 uint32_t num_vnics = BNX2X_PORT2_MODE_NUM_VNICS;
214                 uint32_t reg_addr, reg_bit_map, vnic;
215
216                 /* update parameters for 4port mode */
217                 if (INIT_MODE_FLAGS(bp) & MODE_PORT4) {
218                         num_vnics = BNX2X_PORT4_MODE_NUM_VNICS;
219                         if (BP_PORT(bp)) {
220                                 curr_cos += BNX2X_E3B0_PORT1_COS_OFFSET;
221                                 new_cos += BNX2X_E3B0_PORT1_COS_OFFSET;
222                         }
223                 }
224
225                 /* change queue mapping for each VNIC */
226                 for (vnic = 0; vnic < num_vnics; vnic++) {
227                         uint32_t pf_q_num =
228                                 BNX2X_PF_Q_NUM(q_num, BP_PORT(bp), vnic);
229                         uint32_t q_bit_map = 1 << (pf_q_num & 0x1f);
230
231                         /* overwrite queue->VOQ mapping */
232                         REG_WR(bp, BNX2X_Q_VOQ_REG_ADDR(pf_q_num), new_cos);
233
234                         /* clear queue bit from current COS bit map */
235                         reg_addr = BNX2X_VOQ_Q_REG_ADDR(curr_cos, pf_q_num);
236                         reg_bit_map = REG_RD(bp, reg_addr);
237                         REG_WR(bp, reg_addr, reg_bit_map & (~q_bit_map));
238
239                         /* set queue bit in new COS bit map */
240                         reg_addr = BNX2X_VOQ_Q_REG_ADDR(new_cos, pf_q_num);
241                         reg_bit_map = REG_RD(bp, reg_addr);
242                         REG_WR(bp, reg_addr, reg_bit_map | q_bit_map);
243
244                         /* set/clear queue bit in command-queue bit map
245                          * (E2/E3A0 only, valid COS values are 0/1)
246                          */
247                         if (!(INIT_MODE_FLAGS(bp) & MODE_E3_B0)) {
248                                 reg_addr = BNX2X_Q_CMDQ_REG_ADDR(pf_q_num);
249                                 reg_bit_map = REG_RD(bp, reg_addr);
250                                 q_bit_map = 1 << (2 * (pf_q_num & 0xf));
251                                 reg_bit_map = new_cos ?
252                                               (reg_bit_map | q_bit_map) :
253                                               (reg_bit_map & (~q_bit_map));
254                                 REG_WR(bp, reg_addr, reg_bit_map);
255                         }
256                 }
257         }
258 }
259
260 /* Configures the QM according to the specified per-traffic-type COSes */
261 static inline void bnx2x_dcb_config_qm(struct bnx2x *bp, enum cos_mode mode,
262                                        struct priority_cos *traffic_cos)
263 {
264         bnx2x_map_q_cos(bp, BNX2X_FCOE_Q,
265                         traffic_cos[LLFC_TRAFFIC_TYPE_FCOE].cos);
266         bnx2x_map_q_cos(bp, BNX2X_ISCSI_Q,
267                         traffic_cos[LLFC_TRAFFIC_TYPE_ISCSI].cos);
268         bnx2x_map_q_cos(bp, BNX2X_ISCSI_ACK_Q,
269                 traffic_cos[LLFC_TRAFFIC_TYPE_ISCSI].cos);
270         if (mode != STATIC_COS) {
271                 /* required only in backward compatible COS mode */
272                 bnx2x_map_q_cos(bp, BNX2X_ETH_Q,
273                                 traffic_cos[LLFC_TRAFFIC_TYPE_NW].cos);
274                 bnx2x_map_q_cos(bp, BNX2X_TOE_Q,
275                                 traffic_cos[LLFC_TRAFFIC_TYPE_NW].cos);
276                 bnx2x_map_q_cos(bp, BNX2X_TOE_ACK_Q,
277                                 traffic_cos[LLFC_TRAFFIC_TYPE_NW].cos);
278         }
279 }
280
281
282 /* congestion managment port init api description
283  * the api works as follows:
284  * the driver should pass the cmng_init_input struct, the port_init function
285  * will prepare the required internal ram structure which will be passed back
286  * to the driver (cmng_init) that will write it into the internal ram.
287  *
288  * IMPORTANT REMARKS:
289  * 1. the cmng_init struct does not represent the contiguous internal ram
290  *    structure. the driver should use the XSTORM_CMNG_PERPORT_VARS_OFFSET
291  *    offset in order to write the port sub struct and the
292  *    PFID_FROM_PORT_AND_VNIC offset for writing the vnic sub struct (in other
293  *    words - don't use memcpy!).
294  * 2. although the cmng_init struct is filled for the maximal vnic number
295  *    possible, the driver should only write the valid vnics into the internal
296  *    ram according to the appropriate port mode.
297  */
298 #define BITS_TO_BYTES(x) ((x)/8)
299
300 /* CMNG constants, as derived from system spec calculations */
301
302 /* default MIN rate in case VNIC min rate is configured to zero- 100Mbps */
303 #define DEF_MIN_RATE 100
304
305 /* resolution of the rate shaping timer - 400 usec */
306 #define RS_PERIODIC_TIMEOUT_USEC 400
307
308 /* number of bytes in single QM arbitration cycle -
309  * coefficient for calculating the fairness timer
310  */
311 #define QM_ARB_BYTES 160000
312
313 /* resolution of Min algorithm 1:100 */
314 #define MIN_RES 100
315
316 /* how many bytes above threshold for
317  * the minimal credit of Min algorithm
318  */
319 #define MIN_ABOVE_THRESH 32768
320
321 /* Fairness algorithm integration time coefficient -
322  * for calculating the actual Tfair
323  */
324 #define T_FAIR_COEF ((MIN_ABOVE_THRESH + QM_ARB_BYTES) * 8 * MIN_RES)
325
326 /* Memory of fairness algorithm - 2 cycles */
327 #define FAIR_MEM 2
328 #define SAFC_TIMEOUT_USEC 52
329
330 #define SDM_TICKS 4
331
332
333 static inline void bnx2x_init_max(const struct cmng_init_input *input_data,
334                                   uint32_t r_param,
335                                   struct cmng_init *ram_data)
336 {
337         uint32_t vnic;
338         struct cmng_vnic *vdata = &ram_data->vnic;
339         struct cmng_struct_per_port *pdata = &ram_data->port;
340         /* rate shaping per-port variables
341          * 100 micro seconds in SDM ticks = 25
342          * since each tick is 4 microSeconds
343          */
344
345         pdata->rs_vars.rs_periodic_timeout =
346         RS_PERIODIC_TIMEOUT_USEC / SDM_TICKS;
347
348         /* this is the threshold below which no timer arming will occur.
349          * 1.25 coefficient is for the threshold to be a little bigger
350          * then the real time to compensate for timer in-accuracy
351          */
352         pdata->rs_vars.rs_threshold =
353         (5 * RS_PERIODIC_TIMEOUT_USEC * r_param)/4;
354
355         /* rate shaping per-vnic variables */
356         for (vnic = 0; vnic < BNX2X_PORT2_MODE_NUM_VNICS; vnic++) {
357                 /* global vnic counter */
358                 vdata->vnic_max_rate[vnic].vn_counter.rate =
359                 input_data->vnic_max_rate[vnic];
360                 /* maximal Mbps for this vnic
361                  * the quota in each timer period - number of bytes
362                  * transmitted in this period
363                  */
364                 vdata->vnic_max_rate[vnic].vn_counter.quota =
365                         RS_PERIODIC_TIMEOUT_USEC *
366                         (uint32_t)vdata->vnic_max_rate[vnic].vn_counter.rate / 8;
367         }
368
369 }
370
371 static inline void bnx2x_init_min(const struct cmng_init_input *input_data,
372                                   uint32_t r_param,
373                                   struct cmng_init *ram_data)
374 {
375         uint32_t vnic, fair_periodic_timeout_usec, vnicWeightSum, tFair;
376         struct cmng_vnic *vdata = &ram_data->vnic;
377         struct cmng_struct_per_port *pdata = &ram_data->port;
378
379         /* this is the resolution of the fairness timer */
380         fair_periodic_timeout_usec = QM_ARB_BYTES / r_param;
381
382         /* fairness per-port variables
383          * for 10G it is 1000usec. for 1G it is 10000usec.
384          */
385         tFair = T_FAIR_COEF / input_data->port_rate;
386
387         /* this is the threshold below which we won't arm the timer anymore */
388         pdata->fair_vars.fair_threshold = QM_ARB_BYTES;
389
390         /* we multiply by 1e3/8 to get bytes/msec. We don't want the credits
391          * to pass a credit of the T_FAIR*FAIR_MEM (algorithm resolution)
392          */
393         pdata->fair_vars.upper_bound = r_param * tFair * FAIR_MEM;
394
395         /* since each tick is 4 microSeconds */
396         pdata->fair_vars.fairness_timeout =
397                                 fair_periodic_timeout_usec / SDM_TICKS;
398
399         /* calculate sum of weights */
400         vnicWeightSum = 0;
401
402         for (vnic = 0; vnic < BNX2X_PORT2_MODE_NUM_VNICS; vnic++)
403                 vnicWeightSum += input_data->vnic_min_rate[vnic];
404
405         /* global vnic counter */
406         if (vnicWeightSum > 0) {
407                 /* fairness per-vnic variables */
408                 for (vnic = 0; vnic < BNX2X_PORT2_MODE_NUM_VNICS; vnic++) {
409                         /* this is the credit for each period of the fairness
410                          * algorithm - number of bytes in T_FAIR (this vnic
411                          * share of the port rate)
412                          */
413                         vdata->vnic_min_rate[vnic].vn_credit_delta =
414                                 (uint32_t)input_data->vnic_min_rate[vnic] * 100 *
415                                 (T_FAIR_COEF / (8 * 100 * vnicWeightSum));
416                         if (vdata->vnic_min_rate[vnic].vn_credit_delta <
417                             pdata->fair_vars.fair_threshold +
418                             MIN_ABOVE_THRESH) {
419                                 vdata->vnic_min_rate[vnic].vn_credit_delta =
420                                         pdata->fair_vars.fair_threshold +
421                                         MIN_ABOVE_THRESH;
422                         }
423                 }
424         }
425 }
426
427 static inline void bnx2x_init_fw_wrr(const struct cmng_init_input *input_data,
428                                      uint32_t r_param,
429                                      struct cmng_init *ram_data)
430 {
431         uint32_t vnic, cos;
432         uint32_t cosWeightSum = 0;
433         struct cmng_vnic *vdata = &ram_data->vnic;
434         struct cmng_struct_per_port *pdata = &ram_data->port;
435
436         for (cos = 0; cos < MAX_COS_NUMBER; cos++)
437                 cosWeightSum += input_data->cos_min_rate[cos];
438
439         if (cosWeightSum > 0) {
440
441                 for (vnic = 0; vnic < BNX2X_PORT2_MODE_NUM_VNICS; vnic++) {
442                         /* Since cos and vnic shouldn't work together the rate
443                          * to divide between the coses is the port rate.
444                          */
445                         uint32_t *ccd = vdata->vnic_min_rate[vnic].cos_credit_delta;
446                         for (cos = 0; cos < MAX_COS_NUMBER; cos++) {
447                                 /* this is the credit for each period of
448                                  * the fairness algorithm - number of bytes
449                                  * in T_FAIR (this cos share of the vnic rate)
450                                  */
451                                 ccd[cos] =
452                                     (uint32_t)input_data->cos_min_rate[cos] * 100 *
453                                     (T_FAIR_COEF / (8 * 100 * cosWeightSum));
454                                  if (ccd[cos] < pdata->fair_vars.fair_threshold
455                                                 + MIN_ABOVE_THRESH) {
456                                         ccd[cos] =
457                                             pdata->fair_vars.fair_threshold +
458                                             MIN_ABOVE_THRESH;
459                                 }
460                         }
461                 }
462         }
463 }
464
465 static inline void bnx2x_init_safc(const struct cmng_init_input *input_data,
466                                    struct cmng_init *ram_data)
467 {
468         /* in microSeconds */
469         ram_data->port.safc_vars.safc_timeout_usec = SAFC_TIMEOUT_USEC;
470 }
471
472 /* Congestion management port init */
473 static inline void bnx2x_init_cmng(const struct cmng_init_input *input_data,
474                                    struct cmng_init *ram_data)
475 {
476         uint32_t r_param;
477         memset(ram_data, 0, sizeof(struct cmng_init));
478
479         ram_data->port.flags = input_data->flags;
480
481         /* number of bytes transmitted in a rate of 10Gbps
482          * in one usec = 1.25KB.
483          */
484         r_param = BITS_TO_BYTES(input_data->port_rate);
485         bnx2x_init_max(input_data, r_param, ram_data);
486         bnx2x_init_min(input_data, r_param, ram_data);
487         bnx2x_init_fw_wrr(input_data, r_param, ram_data);
488         bnx2x_init_safc(input_data, ram_data);
489 }
490
491
492
493 /* Returns the index of start or end of a specific block stage in ops array */
494 #define BLOCK_OPS_IDX(block, stage, end) \
495                         (2*(((block)*NUM_OF_INIT_PHASES) + (stage)) + (end))
496
497
498 #define INITOP_SET              0       /* set the HW directly */
499 #define INITOP_CLEAR            1       /* clear the HW directly */
500 #define INITOP_INIT             2       /* set the init-value array */
501
502 /****************************************************************************
503 * ILT management
504 ****************************************************************************/
505 struct ilt_line {
506         dma_addr_t page_mapping;
507         void *page;
508         uint32_t size;
509 };
510
511 struct ilt_client_info {
512         uint32_t page_size;
513         uint16_t start;
514         uint16_t end;
515         uint16_t client_num;
516         uint16_t flags;
517 #define ILT_CLIENT_SKIP_INIT    0x1
518 #define ILT_CLIENT_SKIP_MEM     0x2
519 };
520
521 struct bnx2x_ilt {
522         uint32_t start_line;
523         struct ilt_line         *lines;
524         struct ilt_client_info  clients[4];
525 #define ILT_CLIENT_CDU  0
526 #define ILT_CLIENT_QM   1
527 #define ILT_CLIENT_SRC  2
528 #define ILT_CLIENT_TM   3
529 };
530
531 /****************************************************************************
532 * SRC configuration
533 ****************************************************************************/
534 struct src_ent {
535         uint8_t opaque[56];
536         uint64_t next;
537 };
538
539 /****************************************************************************
540 * Parity configuration
541 ****************************************************************************/
542 #define BLOCK_PRTY_INFO(block, en_mask, m1, m1h, m2, m3) \
543 { \
544         block##_REG_##block##_PRTY_MASK, \
545         block##_REG_##block##_PRTY_STS_CLR, \
546         en_mask, {m1, m1h, m2, m3}, #block \
547 }
548
549 #define BLOCK_PRTY_INFO_0(block, en_mask, m1, m1h, m2, m3) \
550 { \
551         block##_REG_##block##_PRTY_MASK_0, \
552         block##_REG_##block##_PRTY_STS_CLR_0, \
553         en_mask, {m1, m1h, m2, m3}, #block"_0" \
554 }
555
556 #define BLOCK_PRTY_INFO_1(block, en_mask, m1, m1h, m2, m3) \
557 { \
558         block##_REG_##block##_PRTY_MASK_1, \
559         block##_REG_##block##_PRTY_STS_CLR_1, \
560         en_mask, {m1, m1h, m2, m3}, #block"_1" \
561 }
562
563 static const struct {
564         uint32_t mask_addr;
565         uint32_t sts_clr_addr;
566         uint32_t en_mask;               /* Mask to enable parity attentions */
567         struct {
568                 uint32_t e1;            /* 57710 */
569                 uint32_t e1h;   /* 57711 */
570                 uint32_t e2;            /* 57712 */
571                 uint32_t e3;            /* 578xx */
572         } reg_mask;             /* Register mask (all valid bits) */
573         char name[8];           /* Block's longest name is 7 characters long
574                                  * (name + suffix)
575                                  */
576 } bnx2x_blocks_parity_data[] = {
577         /* bit 19 masked */
578         /* REG_WR(bp, PXP_REG_PXP_PRTY_MASK, 0x80000); */
579         /* bit 5,18,20-31 */
580         /* REG_WR(bp, PXP2_REG_PXP2_PRTY_MASK_0, 0xfff40020); */
581         /* bit 5 */
582         /* REG_WR(bp, PXP2_REG_PXP2_PRTY_MASK_1, 0x20); */
583         /* REG_WR(bp, HC_REG_HC_PRTY_MASK, 0x0); */
584         /* REG_WR(bp, MISC_REG_MISC_PRTY_MASK, 0x0); */
585
586         /* Block IGU, MISC, PXP and PXP2 parity errors as long as we don't
587          * want to handle "system kill" flow at the moment.
588          */
589         BLOCK_PRTY_INFO(PXP, 0x7ffffff, 0x3ffffff, 0x3ffffff, 0x7ffffff,
590                         0x7ffffff),
591         BLOCK_PRTY_INFO_0(PXP2, 0xffffffff, 0xffffffff, 0xffffffff, 0xffffffff,
592                           0xffffffff),
593         BLOCK_PRTY_INFO_1(PXP2, 0x1ffffff, 0x7f, 0x7f, 0x7ff, 0x1ffffff),
594         BLOCK_PRTY_INFO(HC, 0x7, 0x7, 0x7, 0, 0),
595         BLOCK_PRTY_INFO(NIG, 0xffffffff, 0x3fffffff, 0xffffffff, 0, 0),
596         BLOCK_PRTY_INFO_0(NIG,  0xffffffff, 0, 0, 0xffffffff, 0xffffffff),
597         BLOCK_PRTY_INFO_1(NIG,  0xffff, 0, 0, 0xff, 0xffff),
598         BLOCK_PRTY_INFO(IGU, 0x7ff, 0, 0, 0x7ff, 0x7ff),
599         BLOCK_PRTY_INFO(MISC, 0x1, 0x1, 0x1, 0x1, 0x1),
600         BLOCK_PRTY_INFO(QM, 0, 0x1ff, 0xfff, 0xfff, 0xfff),
601         BLOCK_PRTY_INFO(ATC, 0x1f, 0, 0, 0x1f, 0x1f),
602         BLOCK_PRTY_INFO(PGLUE_B, 0x3, 0, 0, 0x3, 0x3),
603         BLOCK_PRTY_INFO(DORQ, 0, 0x3, 0x3, 0x3, 0x3),
604         {GRCBASE_UPB + PB_REG_PB_PRTY_MASK,
605                 GRCBASE_UPB + PB_REG_PB_PRTY_STS_CLR, 0xf,
606                 {0xf, 0xf, 0xf, 0xf}, "UPB"},
607         {GRCBASE_XPB + PB_REG_PB_PRTY_MASK,
608                 GRCBASE_XPB + PB_REG_PB_PRTY_STS_CLR, 0,
609                 {0xf, 0xf, 0xf, 0xf}, "XPB"},
610         BLOCK_PRTY_INFO(SRC, 0x4, 0x7, 0x7, 0x7, 0x7),
611         BLOCK_PRTY_INFO(CDU, 0, 0x1f, 0x1f, 0x1f, 0x1f),
612         BLOCK_PRTY_INFO(CFC, 0, 0xf, 0xf, 0xf, 0x3f),
613         BLOCK_PRTY_INFO(DBG, 0, 0x1, 0x1, 0x1, 0x1),
614         BLOCK_PRTY_INFO(DMAE, 0, 0xf, 0xf, 0xf, 0xf),
615         BLOCK_PRTY_INFO(BRB1, 0, 0xf, 0xf, 0xf, 0xf),
616         BLOCK_PRTY_INFO(PRS, (1<<6), 0xff, 0xff, 0xff, 0xff),
617         BLOCK_PRTY_INFO(PBF, 0, 0, 0x3ffff, 0xfffff, 0xfffffff),
618         BLOCK_PRTY_INFO(TM, 0, 0, 0x7f, 0x7f, 0x7f),
619         BLOCK_PRTY_INFO(TSDM, 0x18, 0x7ff, 0x7ff, 0x7ff, 0x7ff),
620         BLOCK_PRTY_INFO(CSDM, 0x8, 0x7ff, 0x7ff, 0x7ff, 0x7ff),
621         BLOCK_PRTY_INFO(USDM, 0x38, 0x7ff, 0x7ff, 0x7ff, 0x7ff),
622         BLOCK_PRTY_INFO(XSDM, 0x8, 0x7ff, 0x7ff, 0x7ff, 0x7ff),
623         BLOCK_PRTY_INFO(TCM, 0, 0, 0x7ffffff, 0x7ffffff, 0x7ffffff),
624         BLOCK_PRTY_INFO(CCM, 0, 0, 0x7ffffff, 0x7ffffff, 0x7ffffff),
625         BLOCK_PRTY_INFO(UCM, 0, 0, 0x7ffffff, 0x7ffffff, 0x7ffffff),
626         BLOCK_PRTY_INFO(XCM, 0, 0, 0x3fffffff, 0x3fffffff, 0x3fffffff),
627         BLOCK_PRTY_INFO_0(TSEM, 0, 0xffffffff, 0xffffffff, 0xffffffff,
628                           0xffffffff),
629         BLOCK_PRTY_INFO_1(TSEM, 0, 0x3, 0x1f, 0x3f, 0x3f),
630         BLOCK_PRTY_INFO_0(USEM, 0, 0xffffffff, 0xffffffff, 0xffffffff,
631                           0xffffffff),
632         BLOCK_PRTY_INFO_1(USEM, 0, 0x3, 0x1f, 0x1f, 0x1f),
633         BLOCK_PRTY_INFO_0(CSEM, 0, 0xffffffff, 0xffffffff, 0xffffffff,
634                           0xffffffff),
635         BLOCK_PRTY_INFO_1(CSEM, 0, 0x3, 0x1f, 0x1f, 0x1f),
636         BLOCK_PRTY_INFO_0(XSEM, 0, 0xffffffff, 0xffffffff, 0xffffffff,
637                           0xffffffff),
638         BLOCK_PRTY_INFO_1(XSEM, 0, 0x3, 0x1f, 0x3f, 0x3f),
639 };
640
641
642 /* [28] MCP Latched rom_parity
643  * [29] MCP Latched ump_rx_parity
644  * [30] MCP Latched ump_tx_parity
645  * [31] MCP Latched scpad_parity
646  */
647 #define MISC_AEU_ENABLE_MCP_PRTY_SUB_BITS       \
648         (AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY | \
649          AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY | \
650          AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY)
651
652 #define MISC_AEU_ENABLE_MCP_PRTY_BITS   \
653         (MISC_AEU_ENABLE_MCP_PRTY_SUB_BITS | \
654          AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY)
655
656 /* Below registers control the MCP parity attention output. When
657  * MISC_AEU_ENABLE_MCP_PRTY_BITS are set - attentions are
658  * enabled, when cleared - disabled.
659  */
660 static const struct {
661         uint32_t addr;
662         uint32_t bits;
663 } mcp_attn_ctl_regs[] = {
664         { MISC_REG_AEU_ENABLE4_FUNC_0_OUT_0,
665                 MISC_AEU_ENABLE_MCP_PRTY_BITS },
666         { MISC_REG_AEU_ENABLE4_NIG_0,
667                 MISC_AEU_ENABLE_MCP_PRTY_SUB_BITS },
668         { MISC_REG_AEU_ENABLE4_PXP_0,
669                 MISC_AEU_ENABLE_MCP_PRTY_SUB_BITS },
670         { MISC_REG_AEU_ENABLE4_FUNC_1_OUT_0,
671                 MISC_AEU_ENABLE_MCP_PRTY_BITS },
672         { MISC_REG_AEU_ENABLE4_NIG_1,
673                 MISC_AEU_ENABLE_MCP_PRTY_SUB_BITS },
674         { MISC_REG_AEU_ENABLE4_PXP_1,
675                 MISC_AEU_ENABLE_MCP_PRTY_SUB_BITS }
676 };
677
678 static inline void bnx2x_set_mcp_parity(struct bnx2x *bp, uint8_t enable)
679 {
680         int i;
681         uint32_t reg_val;
682
683         for (i = 0; i < ARRAY_SIZE(mcp_attn_ctl_regs); i++) {
684                 reg_val = REG_RD(bp, mcp_attn_ctl_regs[i].addr);
685
686                 if (enable)
687                         reg_val |= mcp_attn_ctl_regs[i].bits;
688                 else
689                         reg_val &= ~mcp_attn_ctl_regs[i].bits;
690
691                 REG_WR(bp, mcp_attn_ctl_regs[i].addr, reg_val);
692         }
693 }
694
695 static inline uint32_t bnx2x_parity_reg_mask(struct bnx2x *bp, int idx)
696 {
697         if (CHIP_IS_E1(bp))
698                 return bnx2x_blocks_parity_data[idx].reg_mask.e1;
699         else if (CHIP_IS_E1H(bp))
700                 return bnx2x_blocks_parity_data[idx].reg_mask.e1h;
701         else if (CHIP_IS_E2(bp))
702                 return bnx2x_blocks_parity_data[idx].reg_mask.e2;
703         else /* CHIP_IS_E3 */
704                 return bnx2x_blocks_parity_data[idx].reg_mask.e3;
705 }
706
707 static inline void bnx2x_disable_blocks_parity(struct bnx2x *bp)
708 {
709         int i;
710
711         for (i = 0; i < ARRAY_SIZE(bnx2x_blocks_parity_data); i++) {
712                 uint32_t dis_mask = bnx2x_parity_reg_mask(bp, i);
713
714                 if (dis_mask) {
715                         REG_WR(bp, bnx2x_blocks_parity_data[i].mask_addr,
716                                dis_mask);
717                         DP(NETIF_MSG_HW, "Setting parity mask "
718                                                  "for %s to\t\t0x%x\n",
719                                     bnx2x_blocks_parity_data[i].name, dis_mask);
720                 }
721         }
722
723         /* Disable MCP parity attentions */
724         bnx2x_set_mcp_parity(bp, false);
725 }
726
727 /* Clear the parity error status registers. */
728 static inline void bnx2x_clear_blocks_parity(struct bnx2x *bp)
729 {
730         int i;
731         uint32_t reg_val, mcp_aeu_bits =
732                 AEU_INPUTS_ATTN_BITS_MCP_LATCHED_ROM_PARITY |
733                 AEU_INPUTS_ATTN_BITS_MCP_LATCHED_SCPAD_PARITY |
734                 AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_RX_PARITY |
735                 AEU_INPUTS_ATTN_BITS_MCP_LATCHED_UMP_TX_PARITY;
736
737         /* Clear SEM_FAST parities */
738         REG_WR(bp, XSEM_REG_FAST_MEMORY + SEM_FAST_REG_PARITY_RST, 0x1);
739         REG_WR(bp, TSEM_REG_FAST_MEMORY + SEM_FAST_REG_PARITY_RST, 0x1);
740         REG_WR(bp, USEM_REG_FAST_MEMORY + SEM_FAST_REG_PARITY_RST, 0x1);
741         REG_WR(bp, CSEM_REG_FAST_MEMORY + SEM_FAST_REG_PARITY_RST, 0x1);
742
743         for (i = 0; i < ARRAY_SIZE(bnx2x_blocks_parity_data); i++) {
744                 uint32_t reg_mask = bnx2x_parity_reg_mask(bp, i);
745
746                 if (reg_mask) {
747                         reg_val = REG_RD(bp, bnx2x_blocks_parity_data[i].
748                                          sts_clr_addr);
749                         if (reg_val & reg_mask)
750                                 DP(NETIF_MSG_HW,
751                                             "Parity errors in %s: 0x%x\n",
752                                             bnx2x_blocks_parity_data[i].name,
753                                             reg_val & reg_mask);
754                 }
755         }
756
757         /* Check if there were parity attentions in MCP */
758         reg_val = REG_RD(bp, MISC_REG_AEU_AFTER_INVERT_4_MCP);
759         if (reg_val & mcp_aeu_bits)
760                 DP(NETIF_MSG_HW, "Parity error in MCP: 0x%x\n",
761                    reg_val & mcp_aeu_bits);
762
763         /* Clear parity attentions in MCP:
764          * [7]  clears Latched rom_parity
765          * [8]  clears Latched ump_rx_parity
766          * [9]  clears Latched ump_tx_parity
767          * [10] clears Latched scpad_parity (both ports)
768          */
769         REG_WR(bp, MISC_REG_AEU_CLR_LATCH_SIGNAL, 0x780);
770 }
771
772 static inline void bnx2x_enable_blocks_parity(struct bnx2x *bp)
773 {
774         int i;
775
776         for (i = 0; i < ARRAY_SIZE(bnx2x_blocks_parity_data); i++) {
777                 uint32_t reg_mask = bnx2x_parity_reg_mask(bp, i);
778
779                 if (reg_mask)
780                         REG_WR(bp, bnx2x_blocks_parity_data[i].mask_addr,
781                                 bnx2x_blocks_parity_data[i].en_mask & reg_mask);
782         }
783
784         /* Enable MCP parity attentions */
785         bnx2x_set_mcp_parity(bp, true);
786 }
787
788
789 #endif /* BNX2X_INIT_H */
790