a029186f706475b4f3b14c616b28afbef97285f1
[akaros.git] / kern / arch / x86 / x86.h
1 #ifndef ROS_INC_X86_H
2 #define ROS_INC_X86_H
3
4 #include <ros/common.h>
5 #include <arch/mmu.h>
6
7 /* Model Specific Registers */
8 // TODO: figure out which are intel specific, and name them accordingly
9 #define IA32_APIC_BASE                          0x1b
10 /* These two are intel-only */
11 #define IA32_FEATURE_CONTROL            0x3a
12 #define IA32_MISC_ENABLE                        0x1a0
13
14 #define IA32_MTRR_DEF_TYPE                      0x2ff
15 #define IA32_MTRR_PHYSBASE0                     0x200
16 #define IA32_MTRR_PHYSMASK0                     0x201
17 #define IA32_MTRR_PHYSBASE1                     0x202
18 #define IA32_MTRR_PHYSMASK1                     0x203
19 #define IA32_MTRR_PHYSBASE2                     0x204
20 #define IA32_MTRR_PHYSMASK2                     0x205
21 #define IA32_MTRR_PHYSBASE3                     0x206
22 #define IA32_MTRR_PHYSMASK3                     0x207
23 #define IA32_MTRR_PHYSBASE4                     0x208
24 #define IA32_MTRR_PHYSMASK4                     0x209
25 #define IA32_MTRR_PHYSBASE5                     0x20a
26 #define IA32_MTRR_PHYSMASK5                     0x20b
27 #define IA32_MTRR_PHYSBASE6                     0x20c
28 #define IA32_MTRR_PHYSMASK6                     0x20d
29 #define IA32_MTRR_PHYSBASE7                     0x20e
30 #define IA32_MTRR_PHYSMASK7                     0x20f
31
32 #define MSR_APIC_ENABLE                         0x00000800
33 #define MSR_APIC_BASE_ADDRESS           0x0000000FFFFFF000
34
35 #define IA32_EFER_MSR                           0xc0000080
36 # define IA32_EFER_SYSCALL                      (1 << 0)
37 # define IA32_EFER_IA32E_EN                     (1 << 8)
38 # define IA32_EFER_IA32E_ACT            (1 << 10)
39 # define IA32_EFER_EXE_DIS_BIT          (1 << 11)
40
41 #define MSR_TSC_AUX                                     0xc0000103
42
43 #define MSR_FS_BASE                                     0xc0000100
44 #define MSR_GS_BASE                                     0xc0000101
45 #define MSR_KERN_GS_BASE                        0xc0000102
46
47 #define MSR_STAR                                        0xc0000081
48 #define MSR_LSTAR                                       0xc0000082
49 #define MSR_CSTAR                                       0xc0000083
50 #define MSR_SFMASK                                      0xc0000084
51
52 /* CPUID */
53 #define CPUID_PSE_SUPPORT                       0x00000008
54
55 /* Arch Constants */
56 #define MAX_NUM_CPUS                            255
57
58 #define X86_REG_BP                                      "rbp"
59 #define X86_REG_SP                                      "rsp"
60 #define X86_REG_IP                                      "rip"
61 #define X86_REG_AX                                      "rax"
62 #define X86_REG_BX                                      "rbx"
63 #define X86_REG_CX                                      "rcx"
64 #define X86_REG_DX                                      "rdx"
65
66
67 /* Various flags defined: can be included from assembler. */
68
69 /*
70  * EFLAGS bits
71  */
72 #define X86_EFLAGS_CF   0x00000001 /* Carry Flag */
73 #define X86_EFLAGS_BIT1 0x00000002 /* Bit 1 - always on */
74 #define X86_EFLAGS_PF   0x00000004 /* Parity Flag */
75 #define X86_EFLAGS_AF   0x00000010 /* Auxiliary carry Flag */
76 #define X86_EFLAGS_ZF   0x00000040 /* Zero Flag */
77 #define X86_EFLAGS_SF   0x00000080 /* Sign Flag */
78 #define X86_EFLAGS_TF   0x00000100 /* Trap Flag */
79 #define X86_EFLAGS_IF   0x00000200 /* Interrupt Flag */
80 #define X86_EFLAGS_DF   0x00000400 /* Direction Flag */
81 #define X86_EFLAGS_OF   0x00000800 /* Overflow Flag */
82 #define X86_EFLAGS_IOPL 0x00003000 /* IOPL mask */
83 #define X86_EFLAGS_NT   0x00004000 /* Nested Task */
84 #define X86_EFLAGS_RF   0x00010000 /* Resume Flag */
85 #define X86_EFLAGS_VM   0x00020000 /* Virtual Mode */
86 #define X86_EFLAGS_AC   0x00040000 /* Alignment Check */
87 #define X86_EFLAGS_VIF  0x00080000 /* Virtual Interrupt Flag */
88 #define X86_EFLAGS_VIP  0x00100000 /* Virtual Interrupt Pending */
89 #define X86_EFLAGS_ID   0x00200000 /* CPUID detection flag */
90
91 /*
92  * Basic CPU control in CR0
93  */
94 #define X86_CR0_PE      0x00000001 /* Protection Enable */
95 #define X86_CR0_MP      0x00000002 /* Monitor Coprocessor */
96 #define X86_CR0_EM      0x00000004 /* Emulation */
97 #define X86_CR0_TS      0x00000008 /* Task Switched */
98 #define X86_CR0_ET      0x00000010 /* Extension Type */
99 #define X86_CR0_NE      0x00000020 /* Numeric Error */
100 #define X86_CR0_WP      0x00010000 /* Write Protect */
101 #define X86_CR0_AM      0x00040000 /* Alignment Mask */
102 #define X86_CR0_NW      0x20000000 /* Not Write-through */
103 #define X86_CR0_CD      0x40000000 /* Cache Disable */
104 #define X86_CR0_PG      0x80000000 /* Paging */
105
106 /*
107  * Paging options in CR3
108  */
109 #define X86_CR3_PWT     0x00000008 /* Page Write Through */
110 #define X86_CR3_PCD     0x00000010 /* Page Cache Disable */
111 #define X86_CR3_PCID_MASK 0x00000fff /* PCID Mask */
112
113 /*
114  * Intel CPU features in CR4
115  */
116 #define X86_CR4_VME     0x00000001 /* enable vm86 extensions */
117 #define X86_CR4_PVI     0x00000002 /* virtual interrupts flag enable */
118 #define X86_CR4_TSD     0x00000004 /* disable time stamp at ipl 3 */
119 #define X86_CR4_DE      0x00000008 /* enable debugging extensions */
120 #define X86_CR4_PSE     0x00000010 /* enable page size extensions */
121 #define X86_CR4_PAE     0x00000020 /* enable physical address extensions */
122 #define X86_CR4_MCE     0x00000040 /* Machine check enable */
123 #define X86_CR4_PGE     0x00000080 /* enable global pages */
124 #define X86_CR4_PCE     0x00000100 /* enable performance counters at ipl 3 */
125 #define X86_CR4_OSFXSR  0x00000200 /* enable fast FPU save and restore */
126 #define X86_CR4_OSXMMEXCPT 0x00000400 /* enable unmasked SSE exceptions */
127 #define X86_CR4_VMXE    0x00002000 /* enable VMX virtualization */
128 #define X86_CR4_RDWRGSFS 0x00010000 /* enable RDWRGSFS support */
129 #define X86_CR4_PCIDE   0x00020000 /* enable PCID support */
130 #define X86_CR4_OSXSAVE 0x00040000 /* enable xsave and xrestore */
131 #define X86_CR4_SMEP    0x00100000 /* enable SMEP support */
132 #define X86_CR4_SMAP    0x00200000 /* enable SMAP support */
133
134 /*
135  * x86-64 Task Priority Register, CR8
136  */
137 #define X86_CR8_TPR     0x0000000F /* task priority register */
138
139 #ifndef __ASSEMBLER__
140 static inline uint8_t inb(int port) __attribute__((always_inline));
141 static inline void insb(int port, void *addr, int cnt)
142               __attribute__((always_inline));
143 static inline uint16_t inw(int port) __attribute__((always_inline));
144 static inline void insw(int port, void *addr, int cnt)
145               __attribute__((always_inline));
146 static inline uint32_t inl(int port) __attribute__((always_inline));
147 static inline void insl(int port, void *addr, int cnt)
148               __attribute__((always_inline));
149 static inline void outb(int port, uint8_t data) __attribute__((always_inline));
150 static inline void outsb(int port, const void *addr, int cnt)
151               __attribute__((always_inline));
152 static inline void outw(int port, uint16_t data) __attribute__((always_inline));
153 static inline void outsw(int port, const void *addr, int cnt)
154               __attribute__((always_inline));
155 static inline void outsl(int port, const void *addr, int cnt)
156               __attribute__((always_inline));
157 static inline void outl(int port, uint32_t data) __attribute__((always_inline));
158 static inline void lidt(void *p) __attribute__((always_inline));
159 static inline void lldt(uint16_t sel) __attribute__((always_inline));
160 static inline void ltr(uint16_t sel) __attribute__((always_inline));
161 static inline void lcr0(unsigned long val) __attribute__((always_inline));
162 static inline unsigned long rcr0(void) __attribute__((always_inline));
163 static inline unsigned long rcr2(void) __attribute__((always_inline));
164 static inline void lcr3(unsigned long val) __attribute__((always_inline));
165 static inline unsigned long rcr3(void) __attribute__((always_inline));
166 static inline void lcr4(unsigned long val) __attribute__((always_inline));
167 static inline unsigned long rcr4(void) __attribute__((always_inline));
168 static inline unsigned long read_flags(void) __attribute__((always_inline));
169 static inline void write_eflags(unsigned long eflags)
170               __attribute__((always_inline));
171 static inline unsigned long read_bp(void) __attribute__((always_inline));
172 static inline unsigned long read_pc(void) __attribute__((always_inline));
173 static inline unsigned long read_sp(void) __attribute__((always_inline));
174 static inline void cpuid(uint32_t info1, uint32_t info2, uint32_t *eaxp,
175                          uint32_t *ebxp, uint32_t *ecxp, uint32_t *edxp)
176                                                                __attribute__((always_inline));
177 static inline uint32_t cpuid_ecx(uint32_t op) __attribute__((always_inline));
178 static inline uint64_t read_msr(uint32_t reg) __attribute__((always_inline));
179 static inline void write_msr(uint32_t reg, uint64_t val)
180               __attribute__((always_inline));
181 /* if we have mm64s, change the hpet helpers */
182 static inline void write_mmreg32(uintptr_t reg, uint32_t val)
183               __attribute__((always_inline));
184 static inline uint32_t read_mmreg32(uintptr_t reg)
185               __attribute__((always_inline));
186 static inline void wbinvd(void) __attribute__((always_inline));
187 static inline void __cpu_relax(void) __attribute__((always_inline));
188
189 static inline uint8_t inb(int port)
190 {
191         uint8_t data;
192         asm volatile("inb %w1,%0" : "=a" (data) : "d" (port));
193         return data;
194 }
195
196 static inline void insb(int port, void *addr, int cnt)
197 {
198         asm volatile("cld\n\trepne\n\tinsb"
199                      : "=D" (addr), "=c" (cnt)
200                      : "d" (port), "0" (addr), "1" (cnt)
201                      : "memory", "cc");
202 }
203
204 static inline uint16_t inw(int port)
205 {
206         uint16_t data;
207         asm volatile("inw %w1,%0" : "=a" (data) : "d" (port));
208         return data;
209 }
210
211 static inline void insw(int port, void *addr, int cnt)
212 {
213         asm volatile("cld\n\trepne\n\tinsw"
214                      : "=D" (addr), "=c" (cnt)
215                      : "d" (port), "0" (addr), "1" (cnt)
216                      : "memory", "cc");
217 }
218
219 static inline uint32_t inl(int port)
220 {
221         uint32_t data;
222         asm volatile("inl %w1,%0" : "=a" (data) : "d" (port));
223         return data;
224 }
225
226 static inline void insl(int port, void *addr, int cnt)
227 {
228         asm volatile("cld\n\trepne\n\tinsl"
229                      : "=D" (addr), "=c" (cnt)
230                      : "d" (port), "0" (addr), "1" (cnt)
231                      : "memory", "cc");
232 }
233
234 static inline void outb(int port, uint8_t data)
235 {
236         asm volatile("outb %0,%w1" : : "a" (data), "d" (port));
237 }
238
239 static inline void outsb(int port, const void *addr, int cnt)
240 {
241         asm volatile("cld\n\trepne\n\toutsb"
242                      : "=S" (addr), "=c" (cnt)
243                      : "d" (port), "0" (addr), "1" (cnt)
244                      : "cc");
245 }
246
247 static inline void outw(int port, uint16_t data)
248 {
249         asm volatile("outw %0,%w1" : : "a" (data), "d" (port));
250 }
251
252 static inline void outsw(int port, const void *addr, int cnt)
253 {
254         asm volatile("cld\n\trepne\n\toutsw"
255                      : "=S" (addr), "=c" (cnt)
256                      : "d" (port), "0" (addr), "1" (cnt)
257                      : "cc");
258 }
259
260 static inline void outsl(int port, const void *addr, int cnt)
261 {
262         asm volatile("cld\n\trepne\n\toutsl"
263                      : "=S" (addr), "=c" (cnt)
264                      : "d" (port), "0" (addr), "1" (cnt)
265                      : "cc");
266 }
267
268 static inline void outl(int port, uint32_t data)
269 {
270         asm volatile("outl %0,%w1" : : "a" (data), "d" (port));
271 }
272
273 static inline void lidt(void *p)
274 {
275         asm volatile("lidt (%0)" : : "r" (p));
276 }
277
278 static inline void lldt(uint16_t sel)
279 {
280         asm volatile("lldt %0" : : "r" (sel));
281 }
282
283 static inline void ltr(uint16_t sel)
284 {
285         asm volatile("ltr %0" : : "r" (sel));
286 }
287
288 static inline void lcr0(unsigned long val)
289 {
290         asm volatile("mov %0,%%cr0" : : "r" (val));
291 }
292
293 static inline unsigned long rcr0(void)
294 {
295         unsigned long val;
296         asm volatile("mov %%cr0,%0" : "=r" (val));
297         return val;
298 }
299
300 static inline unsigned long rcr2(void)
301 {
302         unsigned long val;
303         asm volatile("mov %%cr2,%0" : "=r" (val));
304         return val;
305 }
306
307 static inline void lcr3(unsigned long val)
308 {
309         asm volatile("mov %0,%%cr3" : : "r" (val));
310 }
311
312 static inline unsigned long rcr3(void)
313 {
314         unsigned long val;
315         asm volatile("mov %%cr3,%0" : "=r" (val));
316         return val;
317 }
318
319 static inline void lcr4(unsigned long val)
320 {
321         asm volatile("mov %0,%%cr4" : : "r" (val));
322 }
323
324 static inline unsigned long rcr4(void)
325 {
326         unsigned long cr4;
327         asm volatile("mov %%cr4,%0" : "=r" (cr4));
328         return cr4;
329 }
330
331 static inline unsigned long read_flags(void)
332 {
333         unsigned long eflags;
334         asm volatile("pushf; pop %0" : "=r" (eflags));
335         return eflags;
336 }
337
338 static inline void write_eflags(unsigned long eflags)
339 {
340         asm volatile("push %0; popf" : : "r" (eflags));
341 }
342
343 static inline unsigned long read_bp(void)
344 {
345         unsigned long bp;
346         asm volatile("mov %%"X86_REG_BP",%0" : "=r" (bp));
347         return bp;
348 }
349
350 static inline unsigned long read_pc(void)
351 {
352         unsigned long ip;
353         asm volatile("call 1f; 1: pop %0" : "=r"(ip));
354         return ip;
355 }
356
357 static inline unsigned long read_sp(void)
358 {
359         unsigned long sp;
360         asm volatile("mov %%"X86_REG_SP",%0" : "=r" (sp));
361         return sp;
362 }
363
364 static inline void cpuid(uint32_t info1, uint32_t info2, uint32_t *eaxp,
365                          uint32_t *ebxp, uint32_t *ecxp, uint32_t *edxp)
366 {
367         uint32_t eax, ebx, ecx, edx;
368         /* Can select with both eax (info1) and ecx (info2) */
369         asm volatile("cpuid" 
370                 : "=a" (eax), "=b" (ebx), "=c" (ecx), "=d" (edx)
371                 : "a" (info1), "c" (info2));
372         if (eaxp)
373                 *eaxp = eax;
374         if (ebxp)
375                 *ebxp = ebx;
376         if (ecxp)
377                 *ecxp = ecx;
378         if (edxp)
379                 *edxp = edx;
380 }
381
382 static inline uint32_t cpuid_ecx(uint32_t op)
383 {
384         uint32_t ecx;
385         cpuid(op, 0, NULL, NULL, &ecx, NULL);
386         return ecx;
387 }
388
389 // Might need to mfence rdmsr.  supposedly wrmsr serializes, but not for x2APIC
390 static inline uint64_t read_msr(uint32_t reg)
391 {
392         uint32_t edx, eax;
393         asm volatile("rdmsr; mfence" : "=d"(edx), "=a"(eax) : "c"(reg));
394         return (uint64_t)edx << 32 | eax;
395 }
396
397 static inline void write_msr(uint32_t reg, uint64_t val)
398 {
399         asm volatile("wrmsr" : : "d"((uint32_t)(val >> 32)),
400                                  "a"((uint32_t)(val & 0xFFFFFFFF)), 
401                                  "c"(reg));
402 }
403
404 static inline void write_mmreg32(uintptr_t reg, uint32_t val)
405 {
406         *((volatile uint32_t*)reg) = val;
407 }
408
409 static inline uint32_t read_mmreg32(uintptr_t reg)
410 {
411         return *((volatile uint32_t*)reg);
412 }
413
414 static inline void wbinvd(void)
415 {
416         asm volatile("wbinvd");
417 }
418
419 /* this version of cpu_relax is needed to resolve some circular dependencies
420  * with arch/arch.h and arch/apic.h */
421 static inline void __cpu_relax(void)
422 {
423         // in case the compiler doesn't serialize for pause, the "m" will make sure
424         // no memory is reordered around this instruction.
425         asm volatile("pause" : : : "memory");
426 }
427
428 #ifndef UNUSED_ARG
429 #define UNUSED_ARG(x) (void)x
430 #endif /* This prevents compiler warnings for UNUSED_ARG */ 
431 #endif /* !__ASSEMBLER__ */
432
433 #endif /* !ROS_INC_X86_H */