2411ff04f6962fbb92d76ff383d9df3acd4ff039
[akaros.git] / kern / arch / x86 / trap.h
1 #pragma once
2
3 #define ROS_KERN_ARCH_TRAP_H
4
5 #include <ros/arch/msr-index.h>
6
7 #define NUM_IRQS                                        256
8
9 /* 0-31 are hardware traps */
10 #define T_DIVIDE     0          // divide error
11 #define T_DEBUG      1          // debug exception
12 #define T_NMI        2          // non-maskable interrupt
13 #define T_BRKPT      3          // breakpoint
14 #define T_OFLOW      4          // overflow
15 #define T_BOUND      5          // bounds check
16 #define T_ILLOP      6          // illegal opcode
17 #define T_DEVICE     7          // device not available 
18 #define T_DBLFLT     8          // double fault
19 /* #define T_COPROC  9 */       // reserved (not generated by recent processors)
20 #define T_TSS       10          // invalid task switch segment
21 #define T_SEGNP     11          // segment not present
22 #define T_STACK     12          // stack exception
23 #define T_GPFLT     13          // genernal protection fault
24 #define T_PGFLT     14          // page fault
25 /* #define T_RES    15 */       // reserved
26 #define T_FPERR     16          // floating point error
27 #define T_ALIGN     17          // aligment check
28 #define T_MCHK      18          // machine check
29 #define T_SIMDERR   19          // SIMD floating point error
30
31 /* 32-47 are PIC/8259 IRQ vectors */
32 #define IdtPIC                                  32
33 #define IrqCLOCK                                0
34 #define IrqKBD                                  1
35 #define IrqUART1                                3
36 #define IrqUART0                                4
37 #define IrqPCMCIA                               5
38 #define IrqFLOPPY                               6
39 #define IrqLPT                                  7
40 #define IrqAUX                                  12      /* PS/2 port */
41 #define IrqIRQ13                                13      /* coprocessor on 386 */
42 #define IrqATA0                                 14
43 #define IrqATA1                                 15
44 #define MaxIrqPIC                               15
45 #define MaxIdtPIC                               (IdtPIC + MaxIrqPIC)
46
47 /* T_SYSCALL is defined by the following include (48) */
48 #include <ros/arch/syscall.h>
49
50 /* 49-223 are IOAPIC routing vectors (from IOAPIC to LAPIC) */
51 #define IdtIOAPIC                               (T_SYSCALL + 1)
52 #define MaxIdtIOAPIC                    223
53
54 /* 224-239 are OS IPI vectors (0xe0-0xef) */
55 /* smp_call_function IPIs, keep in sync with NUM_HANDLER_WRAPPERS.
56  * SMP_CALL0 needs to be 16-aligned (we mask in x86/trap.c).  If you move these,
57  * also change INIT_HANDLER_WRAPPER */
58 #define I_SMP_CALL0                             224
59 #define I_SMP_CALL1                             (I_SMP_CALL0 + 1)
60 #define I_SMP_CALL2                             (I_SMP_CALL0 + 2)
61 #define I_SMP_CALL3                             (I_SMP_CALL0 + 3)
62 #define I_SMP_CALL4                             (I_SMP_CALL0 + 4)
63 #define I_SMP_CALL_LAST                 I_SMP_CALL4
64 #define I_VMMCP_POSTED                          (I_SMP_CALL_LAST + 1)
65 #define I_TESTING                               237     /* Testing IPI (used in testing.c) */
66 #define I_POKE_CORE                             238
67 #define I_KERNEL_MSG                    239
68
69 /* 240-255 are LAPIC vectors (0xf0-0xff), hightest priority class */
70 #define IdtLAPIC                                240
71 #define IdtLAPIC_TIMER                  (IdtLAPIC + 0)
72 #define IdtLAPIC_THERMAL                (IdtLAPIC + 1)
73 #define IdtLAPIC_PCINT                  (IdtLAPIC + 2)
74 #define IdtLAPIC_LINT0                  (IdtLAPIC + 3)
75 #define IdtLAPIC_LINT1                  (IdtLAPIC + 4)
76 #define IdtLAPIC_ERROR                  (IdtLAPIC + 5)
77 /* Plan 9 apic note: the spurious vector number must have bits 3-0 0x0f
78  * unless the Extended Spurious Vector Enable bit is set in the
79  * HyperTransport Transaction Control register.  On some intel machines, those
80  * bits are hardwired to 1s (SDM 3-10.9). */
81 #define IdtLAPIC_SPURIOUS               (IdtLAPIC + 0xf) /* Aka 255, 0xff */
82 #define MaxIdtLAPIC                             (IdtLAPIC + 0xf)
83
84 #define IdtMAX                                  255
85
86 #define T_DEFAULT   0x0000beef          // catchall
87
88 /* Floating point constants */
89 #define FP_EXCP_IE                              (1 << 0)        /* invalid op */
90 #define FP_EXCP_DE                              (1 << 1)        /* denormalized op */
91 #define FP_EXCP_ZE                              (1 << 2)        /* div by zero */
92 #define FP_EXCP_OE                              (1 << 3)        /* numeric overflow */
93 #define FP_EXCP_UE                              (1 << 4)        /* numeric underflow */
94 #define FP_EXCP_PE                              (1 << 5)        /* precision */
95
96 #define FP_SW_SF                                (1 << 6)        /* stack fault */
97 #define FP_SW_ES                                (1 << 7)        /* error summary status */
98 #define FP_SW_C0                                (1 << 8)        /* condition codes */
99 #define FP_SW_C1                                (1 << 9)
100 #define FP_SW_C2                                (1 << 10)
101 #define FP_SW_C3                                (1 << 14)
102 #define FP_CW_TOP_SHIFT                 (11)
103 #define FP_CW_TOP_MASK                  (7 << FP_CW_TOP_SHIFT)
104
105 #define FP_CW_PC_SHIFT                  (8)
106 #define FP_CW_PC_MASK                   (3 << FP_CW_PC_SHIFT)
107 #define FP_CW_RC_SHIFT                  (10)
108 #define FP_CW_RC_MASK                   (3 << FP_CW_RC_SHIFT)
109 #define FP_CW_IC                                (1 << 12)
110
111 #ifndef __ASSEMBLER__
112
113 #ifndef ROS_KERN_TRAP_H
114 #error "Do not include include arch/trap.h directly"
115 #endif
116
117 #include <ros/common.h>
118 #include <arch/mmu.h>
119 #include <ros/trapframe.h>
120 #include <arch/pci.h>
121 #include <arch/pic.h>
122 #include <arch/topology.h>
123 #include <arch/io.h>
124
125 struct irq_handler {
126         struct irq_handler *next;
127         void (*isr)(struct hw_trapframe *hw_tf, void *data);
128         void *data;
129         int apic_vector;
130
131         /* all handlers in the chain need to have the same func pointers.  we only
132          * really use the first one, and the latter are to catch bugs.  also, we
133          * won't be doing a lot of IRQ line sharing */
134         bool (*check_spurious)(int);
135         void (*eoi)(int);
136         void (*mask)(struct irq_handler *irq_h, int vec);
137         void (*unmask)(struct irq_handler *irq_h, int vec);
138         void (*route_irq)(struct irq_handler *irq_h, int vec, int dest);
139
140         int tbdf;
141         int dev_irq;
142
143         void *dev_private;
144         char *type;
145         #define IRQ_NAME_LEN 26
146         char name[IRQ_NAME_LEN];
147 };
148
149 /* The kernel's interrupt descriptor table */
150 extern gatedesc_t idt[];
151 extern pseudodesc_t idt_pd;
152 extern taskstate_t ts;
153 int bus_irq_setup(struct irq_handler *irq_h);   /* ioapic.c */
154 extern const char *x86_trapname(int trapno);
155 extern void sysenter_handler(void);
156 void backtrace_kframe(struct hw_trapframe *hw_tf);
157
158 /* Defined and set up in in arch/init.c, used for XMM initialization */
159 extern struct ancillary_state x86_default_fpu;
160
161 static inline void save_fp_state(struct ancillary_state *silly)
162 {
163         asm volatile("fxsave %0" : : "m"(*silly));
164 }
165
166 /* TODO: this can trigger a GP fault if MXCSR reserved bits are set.  Callers
167  * will need to handle intercepting the kernel fault. */
168 static inline void restore_fp_state(struct ancillary_state *silly)
169 {
170         asm volatile("fxrstor %0" : : "m"(*silly));
171 }
172
173 /* A regular fninit will only initialize the x87 header part of the FPU, not the
174  * st(n) (MMX) registers, the XMM registers, or the MXCSR state.  So to init,
175  * we'll just keep around a copy of the default FPU state, which we grabbed
176  * during boot, and can copy that over.
177  *
178  * Alternatively, we can fninit, ldmxcsr with the default value, and 0 out all
179  * of the registers manually. */
180 static inline void init_fp_state(void)
181 {
182         restore_fp_state(&x86_default_fpu);
183 }
184
185 static inline void __attribute__((always_inline))
186 set_stack_pointer(uintptr_t sp)
187 {
188         asm volatile("mov %0,%%"X86_REG_SP"" : : "r"(sp) : "memory", X86_REG_SP);
189 }
190
191 static inline void __attribute__((always_inline))
192 set_frame_pointer(uintptr_t fp)
193 {
194         /* note we can't list BP as a clobber - the compiler will flip out.  makes
195          * me wonder if clobbering SP above makes a difference (probably not) */
196         asm volatile("mov %0,%%"X86_REG_BP"" : : "r"(fp) : "memory");
197 }
198
199 extern segdesc_t *gdt;
200
201 #include <arch/trap64.h>
202
203 #endif /* !__ASSEMBLER__ */