NIX mode.
[akaros.git] / kern / arch / x86 / trap.h
1 #ifndef ROS_KERN_ARCH_TRAP_H
2 #define ROS_KERN_ARCH_TRAP_H
3
4 #include "msr-index.h"
5
6 #define NUM_IRQS                                        256
7
8 /* 0-31 are hardware traps */
9 #define T_DIVIDE     0          // divide error
10 #define T_DEBUG      1          // debug exception
11 #define T_NMI        2          // non-maskable interrupt
12 #define T_BRKPT      3          // breakpoint
13 #define T_OFLOW      4          // overflow
14 #define T_BOUND      5          // bounds check
15 #define T_ILLOP      6          // illegal opcode
16 #define T_DEVICE     7          // device not available 
17 #define T_DBLFLT     8          // double fault
18 /* #define T_COPROC  9 */       // reserved (not generated by recent processors)
19 #define T_TSS       10          // invalid task switch segment
20 #define T_SEGNP     11          // segment not present
21 #define T_STACK     12          // stack exception
22 #define T_GPFLT     13          // genernal protection fault
23 #define T_PGFLT     14          // page fault
24 /* #define T_RES    15 */       // reserved
25 #define T_FPERR     16          // floating point error
26 #define T_ALIGN     17          // aligment check
27 #define T_MCHK      18          // machine check
28 #define T_SIMDERR   19          // SIMD floating point error
29
30 /* 32-47 are PIC/8259 IRQ vectors */
31 #define IdtPIC                                  32
32 #define IrqCLOCK                                0
33 #define IrqKBD                                  1
34 #define IrqUART1                                3
35 #define IrqUART0                                4
36 #define IrqPCMCIA                               5
37 #define IrqFLOPPY                               6
38 #define IrqLPT                                  7
39 #define IrqAUX                                  12      /* PS/2 port */
40 #define IrqIRQ13                                13      /* coprocessor on 386 */
41 #define IrqATA0                                 14
42 #define IrqATA1                                 15
43 #define MaxIrqPIC                               15
44 #define MaxIdtPIC                               (IdtPIC + MaxIrqPIC)
45
46 /* T_SYSCALL is defined by the following include (48) */
47 #include <ros/arch/syscall.h>
48
49 /* 49-223 are IOAPIC routing vectors (from IOAPIC to LAPIC) */
50 #define IdtIOAPIC                               (T_SYSCALL + 1)
51 #define MaxIdtIOAPIC                    223
52
53 /* 224-239 are OS IPI vectors (0xe0-0xef) */
54 /* smp_call_function IPIs, keep in sync with NUM_HANDLER_WRAPPERS.
55  * SMP_CALL0 needs to be 16-aligned (we mask in x86/trap.c) */
56 #define I_SMP_CALL0                             224
57 #define I_SMP_CALL1                             (I_SMP_CALL0 + 1)
58 #define I_SMP_CALL2                             (I_SMP_CALL0 + 2)
59 #define I_SMP_CALL3                             (I_SMP_CALL0 + 3)
60 #define I_SMP_CALL4                             (I_SMP_CALL0 + 4)
61 #define I_SMP_CALL_LAST                 I_SMP_CALL4
62 #define I_TESTING                               237     /* Testing IPI (used in testing.c) */
63 #define I_POKE_CORE                             238
64 #define I_KERNEL_MSG                    239
65
66 /* 240-255 are LAPIC vectors (0xf0-0xff), hightest priority class */
67 #define IdtLAPIC                                240
68 #define IdtLAPIC_TIMER                  (IdtLAPIC + 0)
69 #define IdtLAPIC_THERMAL                (IdtLAPIC + 1)
70 #define IdtLAPIC_PCINT                  (IdtLAPIC + 2)
71 #define IdtLAPIC_LINT0                  (IdtLAPIC + 3)
72 #define IdtLAPIC_LINT1                  (IdtLAPIC + 4)
73 #define IdtLAPIC_ERROR                  (IdtLAPIC + 5)
74 /* Plan 9 apic note: the spurious vector number must have bits 3-0 0x0f
75  * unless the Extended Spurious Vector Enable bit is set in the
76  * HyperTransport Transaction Control register.  On some intel machines, those
77  * bits are hardwired to 1s (SDM 3-10.9). */
78 #define IdtLAPIC_SPURIOUS               (IdtLAPIC + 0xf) /* Aka 255, 0xff */
79 #define MaxIdtLAPIC                             (IdtLAPIC + 0xf)
80
81 #define IdtMAX                                  255
82
83 #define T_DEFAULT   0x0000beef          // catchall
84
85 /* Floating point constants */
86 #define FP_EXCP_IE                              (1 << 0)        /* invalid op */
87 #define FP_EXCP_DE                              (1 << 1)        /* denormalized op */
88 #define FP_EXCP_ZE                              (1 << 2)        /* div by zero */
89 #define FP_EXCP_OE                              (1 << 3)        /* numeric overflow */
90 #define FP_EXCP_UE                              (1 << 4)        /* numeric underflow */
91 #define FP_EXCP_PE                              (1 << 5)        /* precision */
92
93 #define FP_SW_SF                                (1 << 6)        /* stack fault */
94 #define FP_SW_ES                                (1 << 7)        /* error summary status */
95 #define FP_SW_C0                                (1 << 8)        /* condition codes */
96 #define FP_SW_C1                                (1 << 9)
97 #define FP_SW_C2                                (1 << 10)
98 #define FP_SW_C3                                (1 << 14)
99 #define FP_CW_TOP_SHIFT                 (11)
100 #define FP_CW_TOP_MASK                  (7 << FP_CW_TOP_SHIFT)
101
102 #define FP_CW_PC_SHIFT                  (8)
103 #define FP_CW_PC_MASK                   (3 << FP_CW_PC_SHIFT)
104 #define FP_CW_RC_SHIFT                  (10)
105 #define FP_CW_RC_MASK                   (3 << FP_CW_RC_SHIFT)
106 #define FP_CW_IC                                (1 << 12)
107
108 #ifndef __ASSEMBLER__
109
110 #ifndef ROS_KERN_TRAP_H
111 #error "Do not include include arch/trap.h directly"
112 #endif
113
114 #include <ros/common.h>
115 #include <arch/mmu.h>
116 #include <ros/trapframe.h>
117 #include <arch/pci.h>
118 #include <arch/pic.h>
119 #include <arch/coreid.h>
120 #include <arch/io.h>
121
122 struct irq_handler {
123         struct irq_handler *next;
124         void (*isr)(struct hw_trapframe *hw_tf, void *data);
125         void *data;
126         int apic_vector;
127
128         /* all handlers in the chain need to have the same func pointers.  we only
129          * really use the first one, and the latter are to catch bugs.  also, we
130          * won't be doing a lot of IRQ line sharing */
131         bool (*check_spurious)(int);
132         void (*eoi)(int);
133         void (*mask)(struct irq_handler *irq_h, int vec);
134         void (*unmask)(struct irq_handler *irq_h, int vec);
135         void (*route_irq)(struct irq_handler *irq_h, int vec, int dest);
136
137         int tbdf;
138         int dev_irq;
139
140         void *dev_private;
141         char *type;
142         #define IRQ_NAME_LEN 26
143         char name[IRQ_NAME_LEN];
144 };
145
146 /* The kernel's interrupt descriptor table */
147 extern gatedesc_t idt[];
148 extern pseudodesc_t idt_pd;
149 extern taskstate_t ts;
150 int bus_irq_setup(struct irq_handler *irq_h);   /* ioapic.c */
151 extern const char *x86_trapname(int trapno);
152 extern void sysenter_handler(void);
153 void backtrace_kframe(struct hw_trapframe *hw_tf);
154
155 /* Defined and set up in in arch/init.c, used for XMM initialization */
156 extern struct ancillary_state x86_default_fpu;
157
158 static inline void save_fp_state(struct ancillary_state *silly)
159 {
160         asm volatile("fxsave %0" : : "m"(*silly));
161 }
162
163 /* TODO: this can trigger a GP fault if MXCSR reserved bits are set.  Callers
164  * will need to handle intercepting the kernel fault. */
165 static inline void restore_fp_state(struct ancillary_state *silly)
166 {
167         asm volatile("fxrstor %0" : : "m"(*silly));
168 }
169
170 /* A regular fninit will only initialize the x87 header part of the FPU, not the
171  * st(n) (MMX) registers, the XMM registers, or the MXCSR state.  So to init,
172  * we'll just keep around a copy of the default FPU state, which we grabbed
173  * during boot, and can copy that over.
174  *
175  * Alternatively, we can fninit, ldmxcsr with the default value, and 0 out all
176  * of the registers manually. */
177 static inline void init_fp_state(void)
178 {
179         restore_fp_state(&x86_default_fpu);
180 }
181
182 static inline void __attribute__((always_inline))
183 set_stack_pointer(uintptr_t sp)
184 {
185         asm volatile("mov %0,%%"X86_REG_SP"" : : "r"(sp) : "memory", X86_REG_SP);
186 }
187
188 static inline void __attribute__((always_inline))
189 set_frame_pointer(uintptr_t fp)
190 {
191         /* note we can't list BP as a clobber - the compiler will flip out.  makes
192          * me wonder if clobbering SP above makes a difference (probably not) */
193         asm volatile("mov %0,%%"X86_REG_BP"" : : "r"(fp) : "memory");
194 }
195
196 extern segdesc_t *gdt;
197
198 #ifdef CONFIG_X86_64
199 #include <arch/trap64.h>
200 #else
201 #include <arch/trap32.h>
202 #endif
203
204 #endif /* !__ASSEMBLER__ */
205
206 #endif /* !ROS_INC_ARCH_TRAP_H */