Splits x86 into 32 and 64 bit (XCC)
[akaros.git] / kern / arch / x86 / smp_boot.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifdef __SHARC__
8 #pragma nosharc
9 #define SINIT(x) x
10 #endif
11
12 #include <arch/x86.h>
13 #include <arch/arch.h>
14 #include <smp.h>
15 #include <arch/console.h>
16 #include <arch/apic.h>
17 #include <arch/perfmon.h>
18 #include <time.h>
19
20 #include <bitmask.h>
21 #include <atomic.h>
22 #include <error.h>
23 #include <stdio.h>
24 #include <string.h>
25 #include <assert.h>
26 #include <pmap.h>
27 #include <env.h>
28 #include <trap.h>
29 #include <kmalloc.h>
30
31 extern handler_wrapper_t (RO handler_wrappers)[NUM_HANDLER_WRAPPERS];
32 volatile uint32_t num_cpus = 0xee;
33 uintptr_t RO smp_stack_top;
34
35 #define DECLARE_HANDLER_CHECKLISTS(vector)                          \
36         INIT_CHECKLIST(f##vector##_cpu_list, MAX_NUM_CPUS);
37
38 #define INIT_HANDLER_WRAPPER(v)                                     \
39 {                                                                   \
40         handler_wrappers[(v)].vector = 0xf##v;                          \
41         handler_wrappers[(v)].cpu_list = &f##v##_cpu_list;              \
42         handler_wrappers[(v)].cpu_list->mask.size = num_cpus;           \
43 }
44
45 DECLARE_HANDLER_CHECKLISTS(0);
46 DECLARE_HANDLER_CHECKLISTS(1);
47 DECLARE_HANDLER_CHECKLISTS(2);
48 DECLARE_HANDLER_CHECKLISTS(3);
49 DECLARE_HANDLER_CHECKLISTS(4);
50
51 static void init_smp_call_function(void)
52 {
53         INIT_HANDLER_WRAPPER(0);
54         INIT_HANDLER_WRAPPER(1);
55         INIT_HANDLER_WRAPPER(2);
56         INIT_HANDLER_WRAPPER(3);
57         INIT_HANDLER_WRAPPER(4);
58 }
59
60 /******************************************************************************/
61
62 static void smp_final_core_init(struct hw_trapframe *hw_tf, void *data)
63 {
64         setup_default_mtrrs(data);
65         smp_percpu_init();
66         waiton_barrier(data);
67 }
68
69 // this needs to be set in smp_entry too...
70 #define trampoline_pg 0x00001000UL
71 extern char (SNT SREADONLY smp_entry)[];
72 extern char (SNT SREADONLY smp_entry_end)[];
73 extern char (SNT SREADONLY smp_boot_lock)[];
74 extern char (SNT SREADONLY smp_semaphore)[];
75
76 static inline volatile uint32_t *COUNT(1)
77 get_smp_semaphore()
78 {
79         return (volatile uint32_t *COUNT(1))TC(smp_semaphore - smp_entry + trampoline_pg);
80 }
81
82 static inline uint32_t *COUNT(1)
83 get_smp_bootlock()
84 {
85         return (uint32_t *COUNT(1))TC(smp_boot_lock - smp_entry + trampoline_pg);
86 }
87
88 /* hw_coreid_lookup will get packed, but keep it's hw values.  
89  * os_coreid_lookup will remain sparse, but it's values will be consecutive.
90  * for both arrays, -1 means an empty slot.  hw_step tracks the next valid entry
91  * in hw_coreid_lookup, jumping over gaps of -1's. */
92 static void smp_remap_coreids(void)
93 {
94         for (int i = 0, hw_step = 0; i < num_cpus; i++, hw_step++) {
95                 if (hw_coreid_lookup[i] == -1) {
96                         while (hw_coreid_lookup[hw_step] == -1) {
97                                 hw_step++;
98                                 if (hw_step == MAX_NUM_CPUS)
99                                         panic("Mismatch in num_cpus and hw_step");
100                         }
101                         hw_coreid_lookup[i] = hw_coreid_lookup[hw_step];
102                         hw_coreid_lookup[hw_step] = -1;
103                         os_coreid_lookup[hw_step] = i;
104                 }
105         }
106 }
107
108 void smp_boot(void)
109 {
110         /* set core0's mappings */
111         assert(lapic_get_id() == 0);
112         os_coreid_lookup[0] = 0;
113         hw_coreid_lookup[0] = 0;
114
115         page_t *smp_stack;
116         // NEED TO GRAB A LOWMEM FREE PAGE FOR AP BOOTUP CODE
117         // page1 (2nd page) is reserved, hardcoded in pmap.c
118         memset(KADDR(trampoline_pg), 0, PGSIZE);
119         memcpy(KADDR(trampoline_pg), (void *COUNT(PGSIZE))TC(smp_entry),
120            smp_entry_end - smp_entry);
121
122         // This mapping allows access to the trampoline with paging on and off
123         // via trampoline_pg
124         page_insert(boot_pgdir, pa2page(trampoline_pg), (void*SNT)trampoline_pg, PTE_W);
125
126         // Allocate a stack for the cores starting up.  One for all, must share
127         if (kpage_alloc(&smp_stack))
128                 panic("No memory for SMP boot stack!");
129         smp_stack_top = SINIT((uintptr_t)(page2kva(smp_stack) + PGSIZE));
130
131         // Start the IPI process (INIT, wait, SIPI, wait, SIPI, wait)
132         send_init_ipi();
133         // SDM 3A is a little wonky wrt the proper delays.  These are my best guess.
134         udelay(10000);
135         // first SIPI
136         send_startup_ipi(0x01);
137         /* BOCHS does not like this second SIPI.
138         // second SIPI
139         udelay(200);
140         send_startup_ipi(0x01);
141         */
142         udelay(500000);
143
144         // Each core will also increment smp_semaphore, and decrement when it is done,
145         // all in smp_entry.  It's purpose is to keep Core0 from competing for the
146         // smp_boot_lock.  So long as one AP increments the sem before the final
147         // LAPIC timer goes off, all available cores will be initialized.
148         while(*get_smp_semaphore());
149
150         // From here on, no other cores are coming up.  Grab the lock to ensure it.
151         // Another core could be in it's prelock phase and be trying to grab the lock
152         // forever....
153         // The lock exists on the trampoline, so it can be grabbed right away in
154         // real mode.  If core0 wins the race and blocks other CPUs from coming up
155         // it can crash the machine if the other cores are allowed to proceed with
156         // booting.  Specifically, it's when they turn on paging and have that temp
157         // mapping pulled out from under them.  Now, if a core loses, it will spin
158         // on the trampoline (which we must be careful to not deallocate)
159         __spin_lock_raw(get_smp_bootlock());
160         printk("Number of Cores Detected: %d\n", num_cpus);
161 #ifdef CONFIG_DISABLE_SMT
162         assert(!(num_cpus % 2));
163         printk("Using only %d Idlecores (SMT Disabled)\n", num_cpus >> 1);
164 #endif /* CONFIG_DISABLE_SMT */
165         smp_remap_coreids();
166
167         // Remove the mapping of the page used by the trampoline
168         page_remove(boot_pgdir, (void*SNT)trampoline_pg);
169         // It had a refcount of 2 earlier, so we need to dec once more to free it
170         // but only if all cores are in (or we reset / reinit those that failed)
171         // TODO after we parse ACPI tables
172         if (num_cpus == 8) // TODO - ghetto coded for our 8 way SMPs
173                 page_decref(pa2page(trampoline_pg));
174         // Remove the page table used for that mapping
175         pagetable_remove(boot_pgdir, (void*SNT)trampoline_pg);
176         // Dealloc the temp shared stack
177         page_decref(smp_stack);
178
179         // Set up the generic remote function call facility
180         init_smp_call_function();
181
182         /* Final core initialization */
183         barrier_t generic_barrier;
184         init_barrier(&generic_barrier, num_cpus);
185         /* This will break the cores out of their hlt in smp_entry.S */
186         smp_call_function_all(smp_final_core_init, &generic_barrier, 0);
187 }
188
189 /* This is called from smp_entry by each core to finish the core bootstrapping.
190  * There is a spinlock around this entire function in smp_entry, for a few
191  * reasons, the most important being that all cores use the same stack when
192  * entering here.
193  *
194  * Do not use per_cpu_info in here.  Do whatever you need in smp_percpu_init().
195  */
196 uint32_t smp_main(void)
197 {
198         /*
199         // Print some diagnostics.  Uncomment if there're issues.
200         cprintf("Good morning Vietnam!\n");
201         cprintf("This core's Default APIC ID: 0x%08x\n", lapic_get_default_id());
202         cprintf("This core's Current APIC ID: 0x%08x\n", lapic_get_id());
203         if (read_msr(IA32_APIC_BASE) & 0x00000100)
204                 cprintf("I am the Boot Strap Processor\n");
205         else
206                 cprintf("I am an Application Processor\n");
207         cprintf("Num_Cpus: %d\n\n", num_cpus);
208         */
209         /* set up initial mappings.  core0 will adjust it later */
210         unsigned long my_hw_id = lapic_get_id();
211         os_coreid_lookup[my_hw_id] = my_hw_id;
212         hw_coreid_lookup[my_hw_id] = my_hw_id;
213
214         // Get a per-core kernel stack
215         page_t *my_stack;
216         if (kpage_alloc(&my_stack))
217                 panic("Unable to alloc a per-core stack!");
218         memset(page2kva(my_stack), 0, PGSIZE);
219         uintptr_t my_stack_top = (uintptr_t)page2kva(my_stack) + PGSIZE;
220
221         /* This blob is the GDT, the GDT PD, and the TSS. */
222         unsigned int blob_size = sizeof(segdesc_t) * SEG_COUNT +
223                                  sizeof(pseudodesc_t) + sizeof(taskstate_t);
224         /* TODO: don't use kmalloc - might have issues in the future */
225         void *gdt_etc = kmalloc(blob_size, 0);          /* we'll never free this btw */
226         taskstate_t *my_ts = gdt_etc;
227         pseudodesc_t *my_gdt_pd = (void*)my_ts + sizeof(taskstate_t);
228         segdesc_t *my_gdt = (void*)my_gdt_pd + sizeof(pseudodesc_t);
229         /* This is a bit ghetto: we need to communicate our GDT and TSS's location
230          * to smp_percpu_init(), but we can't trust our coreid (since they haven't
231          * been remapped yet (so we can't write it directly to per_cpu_info)).  So
232          * we use the bottom of the stack page... */
233         *(uintptr_t*)page2kva(my_stack) = (uintptr_t)gdt_etc;
234
235         /* TODO: 64b is diff, use a helper */
236         // Set up MSR for SYSENTER 
237         write_msr(MSR_IA32_SYSENTER_CS, GD_KT);
238         write_msr(MSR_IA32_SYSENTER_ESP, my_stack_top);
239         write_msr(MSR_IA32_SYSENTER_EIP, (uintptr_t) &sysenter_handler);
240
241         // Build and load the gdt / gdt_pd
242         memcpy(my_gdt, gdt, sizeof(segdesc_t)*SEG_COUNT);
243         *my_gdt_pd = (pseudodesc_t) {
244                 sizeof(segdesc_t)*SEG_COUNT - 1, (uintptr_t) my_gdt };
245         asm volatile("lgdt %0" : : "m"(*my_gdt_pd));
246
247         // Need to set the TSS so we know where to trap on this core
248         my_ts->ts_esp0 = my_stack_top;
249         my_ts->ts_ss0 = GD_KD;
250         // Initialize the TSS field of my_gdt.
251         my_gdt[GD_TSS >> 3] = (segdesc_t)SEG16(STS_T32A, (uintptr_t)my_ts,
252                               sizeof(taskstate_t), 0);
253         my_gdt[GD_TSS >> 3].sd_s = 0;
254         // Load the TSS
255         ltr(GD_TSS);
256
257         // Loads the same IDT used by the other cores
258         asm volatile("lidt %0" : : "m"(idt_pd));
259
260         // APIC setup
261         // set LINT0 to receive ExtINTs (KVM's default).  At reset they are 0x1000.
262         write_mmreg32(LAPIC_LVT_LINT0, 0x700);
263         // mask it to shut it up for now.  Doesn't seem to matter yet, since both
264         // KVM and Bochs seem to only route the PIC to core0.
265         mask_lapic_lvt(LAPIC_LVT_LINT0);
266         // and then turn it on
267         lapic_enable();
268
269         // set a default logical id for now
270         lapic_set_logid(lapic_get_id());
271
272         return my_stack_top; // will be loaded in smp_entry.S
273 }
274
275 /* Perform any initialization needed by per_cpu_info.  Make sure every core
276  * calls this at some point in the smp_boot process.  If you don't smp_boot, you
277  * must still call this for core 0.  This must NOT be called from smp_main,
278  * since it relies on the kernel stack pointer to find the gdt.  Be careful not
279  * to call it on too deep of a stack frame. */
280 void __arch_pcpu_init(uint32_t coreid)
281 {
282         uintptr_t my_stack_bot;
283
284         /* Flushes any potentially old mappings from smp_boot() (note the page table
285          * removal) */
286         tlbflush();
287         /* Ensure the FPU units are initialized */
288         asm volatile ("fninit");
289
290         /* Enable SSE instructions.  We might have to do more, like masking certain
291          * flags or exceptions in the MXCSR, or at least handle the SIMD exceptions.
292          * We don't do it for FP yet either, so YMMV. */
293         lcr4(rcr4() | CR4_OSFXSR | CR4_OSXMME);
294
295         /* core 0 sets up via the global gdt symbol */
296         if (!coreid) {
297                 per_cpu_info[0].tss = &ts;
298                 per_cpu_info[0].gdt = gdt;
299         } else {
300                 my_stack_bot = ROUNDDOWN(read_sp(), PGSIZE);
301                 per_cpu_info[coreid].tss = (taskstate_t*)(*(uintptr_t*)my_stack_bot);
302                 per_cpu_info[coreid].gdt = (segdesc_t*)(*(uintptr_t*)my_stack_bot +
303                                            sizeof(taskstate_t) + sizeof(pseudodesc_t));
304         }
305         /* need to init perfctr before potentiall using it in timer handler */
306         perfmon_init();
307 }