x86: even faster core_id()s with segmentation
[akaros.git] / kern / arch / x86 / smp_boot.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifdef __SHARC__
8 #pragma nosharc
9 #define SINIT(x) x
10 #endif
11
12 #include <arch/x86.h>
13 #include <arch/arch.h>
14 #include <smp.h>
15 #include <arch/console.h>
16 #include <arch/apic.h>
17 #include <arch/perfmon.h>
18 #include <time.h>
19
20 #include <bitmask.h>
21 #include <atomic.h>
22 #include <error.h>
23 #include <stdio.h>
24 #include <string.h>
25 #include <assert.h>
26 #include <pmap.h>
27 #include <env.h>
28 #include <trap.h>
29 #include <kmalloc.h>
30
31 extern handler_wrapper_t (RO handler_wrappers)[NUM_HANDLER_WRAPPERS];
32 volatile uint32_t num_cpus = 0xee;
33 uintptr_t RO smp_stack_top;
34 barrier_t generic_barrier;
35
36 #define DECLARE_HANDLER_CHECKLISTS(vector)                          \
37         INIT_CHECKLIST(f##vector##_cpu_list, MAX_NUM_CPUS);
38
39 #define INIT_HANDLER_WRAPPER(v)                                     \
40 {                                                                   \
41         handler_wrappers[(v)].vector = 0xf##v;                          \
42         handler_wrappers[(v)].cpu_list = &f##v##_cpu_list;              \
43         handler_wrappers[(v)].cpu_list->mask.size = num_cpus;           \
44 }
45
46 DECLARE_HANDLER_CHECKLISTS(0);
47 DECLARE_HANDLER_CHECKLISTS(1);
48 DECLARE_HANDLER_CHECKLISTS(2);
49 DECLARE_HANDLER_CHECKLISTS(3);
50 DECLARE_HANDLER_CHECKLISTS(4);
51
52 static void init_smp_call_function(void)
53 {
54         INIT_HANDLER_WRAPPER(0);
55         INIT_HANDLER_WRAPPER(1);
56         INIT_HANDLER_WRAPPER(2);
57         INIT_HANDLER_WRAPPER(3);
58         INIT_HANDLER_WRAPPER(4);
59 }
60
61 /******************************************************************************/
62
63 static void setup_rdtscp(int coreid)
64 {
65         uint32_t edx;
66         int rdtscp_ecx;
67         /* TODO: have some sort of 'cpu info structure' with flags */
68         cpuid(0x80000001, 0x0, 0, 0, 0, &edx);
69         if (edx & (1 << 27)) {
70                 write_msr(MSR_TSC_AUX, coreid);
71                 /* Busted versions of qemu bug out here (32 bit) */
72                 asm volatile ("rdtscp" : "=c"(rdtscp_ecx) : : "eax", "edx");
73                 if (!coreid && (read_msr(MSR_TSC_AUX) != rdtscp_ecx))
74                         printk("\nBroken rdtscp detected, don't trust it for pcoreid!\n\n");
75         }
76 }
77
78 /* TODO: consider merging __arch_pcpu with parts of this (sync with RISCV) */
79 void smp_final_core_init(void)
80 {
81         /* It is possible that the non-0 cores will wake up before the broadcast
82          * ipi.  this can be due to spurious IRQs or some such.  anyone other than
83          * core 0 that comes in here will wait til core 0 has set everything up */
84         static bool wait = TRUE;
85         if (get_os_coreid(hw_core_id()) == 0)
86                 wait = FALSE;
87         while (wait)
88                 cpu_relax();
89 #ifdef CONFIG_X86_64
90         int coreid = get_os_coreid(hw_core_id());
91         struct per_cpu_info *pcpui = &per_cpu_info[coreid];
92         pcpui->coreid = coreid;
93         write_msr(MSR_GS_BASE, (uint64_t)pcpui);
94         write_msr(MSR_KERN_GS_BASE, (uint64_t)pcpui);
95 #endif
96         /* don't need this for the kernel anymore, but userspace can still use it */
97         setup_rdtscp(coreid);
98         setup_default_mtrrs(&generic_barrier);
99         smp_percpu_init();
100         waiton_barrier(&generic_barrier);
101 }
102
103 // this needs to be set in smp_entry too...
104 #define trampoline_pg 0x00001000UL
105 extern char (SNT SREADONLY smp_entry)[];
106 extern char (SNT SREADONLY smp_entry_end)[];
107 extern char (SNT SREADONLY smp_boot_lock)[];
108 extern char (SNT SREADONLY smp_semaphore)[];
109
110 static inline uint16_t *get_smp_semaphore()
111 {
112         return (uint16_t *)(smp_semaphore - smp_entry + trampoline_pg);
113 }
114
115 static void __spin_bootlock_raw(void)
116 {
117         uint16_t *bootlock = (uint16_t*)(smp_boot_lock - smp_entry + trampoline_pg);
118         /* Same lock code as in smp_entry */
119         asm volatile ("movw $1, %%ax;   "
120                                   "1:               "
121                       "xchgw %%ax, %0;  "
122                       "test %%ax, %%ax; "
123                       "jne 1b;" : : "m"(*bootlock) : "eax", "cc", "memory");
124 }
125
126 /* hw_coreid_lookup will get packed, but keep it's hw values.  
127  * os_coreid_lookup will remain sparse, but it's values will be consecutive.
128  * for both arrays, -1 means an empty slot.  hw_step tracks the next valid entry
129  * in hw_coreid_lookup, jumping over gaps of -1's. */
130 static void smp_remap_coreids(void)
131 {
132         for (int i = 0, hw_step = 0; i < num_cpus; i++, hw_step++) {
133                 if (hw_coreid_lookup[i] == -1) {
134                         while (hw_coreid_lookup[hw_step] == -1) {
135                                 hw_step++;
136                                 if (hw_step == MAX_NUM_CPUS)
137                                         panic("Mismatch in num_cpus and hw_step");
138                         }
139                         hw_coreid_lookup[i] = hw_coreid_lookup[hw_step];
140                         hw_coreid_lookup[hw_step] = -1;
141                         os_coreid_lookup[hw_step] = i;
142                 }
143         }
144 }
145
146 void smp_boot(void)
147 {
148         /* set core0's mappings */
149         assert(lapic_get_id() == 0);
150         os_coreid_lookup[0] = 0;
151         hw_coreid_lookup[0] = 0;
152
153         page_t *smp_stack;
154         // NEED TO GRAB A LOWMEM FREE PAGE FOR AP BOOTUP CODE
155         // page1 (2nd page) is reserved, hardcoded in pmap.c
156         memset(KADDR(trampoline_pg), 0, PGSIZE);
157         memcpy(KADDR(trampoline_pg), (void *COUNT(PGSIZE))TC(smp_entry),
158            smp_entry_end - smp_entry);
159
160         /* 64 bit already has the tramp pg mapped (1 GB of lowmem)  */
161 #ifndef CONFIG_X86_64
162         // This mapping allows access to the trampoline with paging on and off
163         // via trampoline_pg
164         page_insert(boot_pgdir, pa2page(trampoline_pg), (void*SNT)trampoline_pg, PTE_W);
165 #endif
166
167         // Allocate a stack for the cores starting up.  One for all, must share
168         if (kpage_alloc(&smp_stack))
169                 panic("No memory for SMP boot stack!");
170         smp_stack_top = SINIT((uintptr_t)(page2kva(smp_stack) + PGSIZE));
171
172         // Start the IPI process (INIT, wait, SIPI, wait, SIPI, wait)
173         send_init_ipi();
174         // SDM 3A is a little wonky wrt the proper delays.  These are my best guess.
175         udelay(10000);
176         // first SIPI
177         send_startup_ipi(0x01);
178         /* BOCHS does not like this second SIPI.
179         // second SIPI
180         udelay(200);
181         send_startup_ipi(0x01);
182         */
183         udelay(500000);
184
185         // Each core will also increment smp_semaphore, and decrement when it is done,
186         // all in smp_entry.  It's purpose is to keep Core0 from competing for the
187         // smp_boot_lock.  So long as one AP increments the sem before the final
188         // LAPIC timer goes off, all available cores will be initialized.
189         while (*get_smp_semaphore())
190                 cpu_relax();
191
192         // From here on, no other cores are coming up.  Grab the lock to ensure it.
193         // Another core could be in it's prelock phase and be trying to grab the lock
194         // forever....
195         // The lock exists on the trampoline, so it can be grabbed right away in
196         // real mode.  If core0 wins the race and blocks other CPUs from coming up
197         // it can crash the machine if the other cores are allowed to proceed with
198         // booting.  Specifically, it's when they turn on paging and have that temp
199         // mapping pulled out from under them.  Now, if a core loses, it will spin
200         // on the trampoline (which we must be careful to not deallocate)
201         __spin_bootlock_raw();
202         printk("Number of Cores Detected: %d\n", num_cpus);
203 #ifdef CONFIG_DISABLE_SMT
204         assert(!(num_cpus % 2));
205         printk("Using only %d Idlecores (SMT Disabled)\n", num_cpus >> 1);
206 #endif /* CONFIG_DISABLE_SMT */
207         smp_remap_coreids();
208
209         /* cleans up the trampoline page, and any other low boot mem mappings */
210         x86_cleanup_bootmem();
211         // It had a refcount of 2 earlier, so we need to dec once more to free it
212         // but only if all cores are in (or we reset / reinit those that failed)
213         // TODO after we parse ACPI tables
214         if (num_cpus == 8) // TODO - ghetto coded for our 8 way SMPs
215                 page_decref(pa2page(trampoline_pg));
216         // Dealloc the temp shared stack
217         page_decref(smp_stack);
218
219         // Set up the generic remote function call facility
220         init_smp_call_function();
221
222         /* Final core initialization */
223         init_barrier(&generic_barrier, num_cpus);
224         /* This will break the cores out of their hlt in smp_entry.S */
225         send_broadcast_ipi(I_POKE_CORE);
226         smp_final_core_init();  /* need to init ourselves as well */
227 }
228
229 /* This is called from smp_entry by each core to finish the core bootstrapping.
230  * There is a spinlock around this entire function in smp_entry, for a few
231  * reasons, the most important being that all cores use the same stack when
232  * entering here.
233  *
234  * Do not use per_cpu_info in here.  Do whatever you need in smp_percpu_init().
235  */
236 uintptr_t smp_main(void)
237 {
238         /*
239         // Print some diagnostics.  Uncomment if there're issues.
240         cprintf("Good morning Vietnam!\n");
241         cprintf("This core's Default APIC ID: 0x%08x\n", lapic_get_default_id());
242         cprintf("This core's Current APIC ID: 0x%08x\n", lapic_get_id());
243         if (read_msr(IA32_APIC_BASE) & 0x00000100)
244                 cprintf("I am the Boot Strap Processor\n");
245         else
246                 cprintf("I am an Application Processor\n");
247         cprintf("Num_Cpus: %d\n\n", num_cpus);
248         */
249         /* set up initial mappings.  core0 will adjust it later */
250         unsigned long my_hw_id = lapic_get_id();
251         os_coreid_lookup[my_hw_id] = my_hw_id;
252         hw_coreid_lookup[my_hw_id] = my_hw_id;
253
254         // Get a per-core kernel stack
255         uintptr_t my_stack_top = get_kstack();
256
257         /* This blob is the GDT, the GDT PD, and the TSS. */
258         unsigned int blob_size = sizeof(segdesc_t) * SEG_COUNT +
259                                  sizeof(pseudodesc_t) + sizeof(taskstate_t);
260         /* TODO: don't use kmalloc - might have issues in the future */
261         void *gdt_etc = kmalloc(blob_size, 0);          /* we'll never free this btw */
262         taskstate_t *my_ts = gdt_etc;
263         pseudodesc_t *my_gdt_pd = (void*)my_ts + sizeof(taskstate_t);
264         segdesc_t *my_gdt = (void*)my_gdt_pd + sizeof(pseudodesc_t);
265         /* This is a bit ghetto: we need to communicate our GDT and TSS's location
266          * to smp_percpu_init(), but we can't trust our coreid (since they haven't
267          * been remapped yet (so we can't write it directly to per_cpu_info)).  So
268          * we use the bottom of the stack page... */
269         *kstack_bottom_addr(my_stack_top) = (uintptr_t)gdt_etc;
270
271         // Build and load the gdt / gdt_pd
272         memcpy(my_gdt, gdt, sizeof(segdesc_t)*SEG_COUNT);
273         *my_gdt_pd = (pseudodesc_t) {
274                 sizeof(segdesc_t)*SEG_COUNT - 1, (uintptr_t) my_gdt };
275         asm volatile("lgdt %0" : : "m"(*my_gdt_pd));
276
277         /* Set up our kernel stack when changing rings */
278         x86_set_stacktop_tss(my_ts, my_stack_top);
279         // Initialize the TSS field of my_gdt.
280         syssegdesc_t *ts_slot = (syssegdesc_t*)&my_gdt[GD_TSS >> 3];
281         *ts_slot = (syssegdesc_t)SEG_SYS_SMALL(STS_T32A, (uintptr_t)my_ts,
282                                                sizeof(taskstate_t), 0);
283         // Load the TSS
284         ltr(GD_TSS);
285
286         // Loads the same IDT used by the other cores
287         asm volatile("lidt %0" : : "m"(idt_pd));
288
289 #ifdef CONFIG_ENABLE_MPTABLES
290         apiconline();
291 #else
292         // APIC setup
293         // set LINT0 to receive ExtINTs (KVM's default).  At reset they are 0x1000.
294         write_mmreg32(LAPIC_LVT_LINT0, 0x700);
295         // mask it to shut it up for now.  Doesn't seem to matter yet, since both
296         // KVM and Bochs seem to only route the PIC to core0.
297         mask_lapic_lvt(LAPIC_LVT_LINT0);
298         // and then turn it on
299         lapic_enable();
300 #endif
301
302         // set a default logical id for now
303         lapic_set_logid(lapic_get_id());
304
305         return my_stack_top; // will be loaded in smp_entry.S
306 }
307
308 /* Perform any initialization needed by per_cpu_info.  Make sure every core
309  * calls this at some point in the smp_boot process.  If you don't smp_boot, you
310  * must still call this for core 0.  This must NOT be called from smp_main,
311  * since it relies on the kernel stack pointer to find the gdt.  Be careful not
312  * to call it on too deep of a stack frame. */
313 void __arch_pcpu_init(uint32_t coreid)
314 {
315         uintptr_t *my_stack_bot;
316         struct per_cpu_info *pcpui = &per_cpu_info[coreid];
317
318         /* Flushes any potentially old mappings from smp_boot() (note the page table
319          * removal) */
320         tlbflush();
321         /* Ensure the FPU units are initialized */
322         asm volatile ("fninit");
323
324         /* Enable SSE instructions.  We might have to do more, like masking certain
325          * flags or exceptions in the MXCSR, or at least handle the SIMD exceptions.
326          * We don't do it for FP yet either, so YMMV. */
327         lcr4(rcr4() | CR4_OSFXSR | CR4_OSXMME);
328
329         /* core 0 sets up via the global gdt symbol */
330         if (!coreid) {
331                 pcpui->tss = &ts;
332                 pcpui->gdt = gdt;
333         } else {
334                 my_stack_bot = kstack_bottom_addr(ROUNDUP(read_sp() - 1, PGSIZE));
335                 pcpui->tss = (taskstate_t*)(*my_stack_bot);
336                 pcpui->gdt = (segdesc_t*)(*my_stack_bot +
337                                           sizeof(taskstate_t) + sizeof(pseudodesc_t));
338         }
339 #ifdef CONFIG_X86_64
340         assert(read_msr(MSR_GS_BASE) == (uint64_t)pcpui);
341         assert(read_msr(MSR_KERN_GS_BASE) == (uint64_t)pcpui);
342 #endif
343         /* Don't try setting up til after setting GS */
344         x86_sysenter_init(x86_get_stacktop_tss(pcpui->tss));
345         /* need to init perfctr before potentiall using it in timer handler */
346         perfmon_init();
347 }