x86: Use ACPI/MP for num_cores detection
[akaros.git] / kern / arch / x86 / smp_boot.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #include <arch/x86.h>
8 #include <arch/arch.h>
9 #include <smp.h>
10 #include <arch/console.h>
11 #include <arch/apic.h>
12 #include <arch/perfmon.h>
13 #include <time.h>
14
15 #include <bitmask.h>
16 #include <atomic.h>
17 #include <error.h>
18 #include <stdio.h>
19 #include <string.h>
20 #include <assert.h>
21 #include <pmap.h>
22 #include <env.h>
23 #include <trap.h>
24 #include <kmalloc.h>
25
26 #include "vmm/vmm.h"
27
28 extern handler_wrapper_t handler_wrappers[NUM_HANDLER_WRAPPERS];
29 int num_cores = 1;
30 int x86_num_cores_booted = 1;
31 uintptr_t smp_stack_top;
32 barrier_t generic_barrier;
33
34 #define DECLARE_HANDLER_CHECKLISTS(vector)                          \
35         INIT_CHECKLIST(f##vector##_cpu_list, MAX_NUM_CORES);
36
37 #define INIT_HANDLER_WRAPPER(v)                                     \
38 {                                                                   \
39         handler_wrappers[(v)].vector = 0xe##v;                          \
40         handler_wrappers[(v)].cpu_list = &f##v##_cpu_list;              \
41         handler_wrappers[(v)].cpu_list->mask.size = num_cores;          \
42 }
43
44 DECLARE_HANDLER_CHECKLISTS(0);
45 DECLARE_HANDLER_CHECKLISTS(1);
46 DECLARE_HANDLER_CHECKLISTS(2);
47 DECLARE_HANDLER_CHECKLISTS(3);
48 DECLARE_HANDLER_CHECKLISTS(4);
49
50 static void init_smp_call_function(void)
51 {
52         INIT_HANDLER_WRAPPER(0);
53         INIT_HANDLER_WRAPPER(1);
54         INIT_HANDLER_WRAPPER(2);
55         INIT_HANDLER_WRAPPER(3);
56         INIT_HANDLER_WRAPPER(4);
57 }
58
59 /******************************************************************************/
60
61 bool core_id_ready = FALSE;
62
63 static void setup_rdtscp(int coreid)
64 {
65         uint32_t edx;
66         int rdtscp_ecx;
67         /* TODO: have some sort of 'cpu info structure' with flags */
68         cpuid(0x80000001, 0x0, 0, 0, 0, &edx);
69         if (edx & (1 << 27)) {
70                 write_msr(MSR_TSC_AUX, coreid);
71                 /* Busted versions of qemu bug out here (32 bit) */
72                 asm volatile ("rdtscp" : "=c"(rdtscp_ecx) : : "eax", "edx");
73                 if (!coreid && (read_msr(MSR_TSC_AUX) != rdtscp_ecx))
74                         printk("\nBroken rdtscp detected, don't trust it for pcoreid!\n\n");
75         }
76 }
77
78 /* TODO: consider merging __arch_pcpu with parts of this (sync with RISCV) */
79 void smp_final_core_init(void)
80 {
81         /* It is possible that the non-0 cores will wake up before the broadcast
82          * ipi.  this can be due to spurious IRQs or some such.  anyone other than
83          * core 0 that comes in here will wait til core 0 has set everything up.
84          * those other cores might have come up before core 0 remapped the coreids,
85          * so we can only look at the HW coreid, which is only 0 for core 0. */
86         static bool wait = TRUE;
87         if (hw_core_id() == 0)
88                 wait = FALSE;
89         while (wait)
90                 cpu_relax();
91         /* at this point, it is safe to get the OS coreid */
92         int coreid = get_os_coreid(hw_core_id());
93         struct per_cpu_info *pcpui = &per_cpu_info[coreid];
94         pcpui->coreid = coreid;
95         write_msr(MSR_GS_BASE, (uint64_t)pcpui);
96         write_msr(MSR_KERN_GS_BASE, (uint64_t)pcpui);
97         /* don't need this for the kernel anymore, but userspace can still use it */
98         setup_rdtscp(coreid);
99         /* After this point, all cores have set up their segmentation and whatnot to
100          * be able to do a proper core_id().  As a note to posterity, using the
101          * LAPIC coreid (like get_hw_coreid()) needs the LAPIC set up, which happens
102          * by the end of vm_init() */
103         waiton_barrier(&generic_barrier);
104         if (hw_core_id() == 0) {
105                 core_id_ready = TRUE;
106         }
107         /* being paranoid with this, it's all a bit ugly */
108         waiton_barrier(&generic_barrier);
109         setup_default_mtrrs(&generic_barrier);
110         smp_percpu_init();
111         waiton_barrier(&generic_barrier);
112 }
113
114 // this needs to be set in smp_entry too...
115 #define trampoline_pg 0x00001000UL
116 extern char smp_entry[];
117 extern char smp_entry_end[];
118 extern char smp_boot_lock[];
119 extern char smp_semaphore[];
120
121 static inline uint16_t *get_smp_semaphore()
122 {
123         return (uint16_t *)(smp_semaphore - smp_entry + trampoline_pg);
124 }
125
126 static void __spin_bootlock_raw(void)
127 {
128         uint16_t *bootlock = (uint16_t*)(smp_boot_lock - smp_entry + trampoline_pg);
129         /* Same lock code as in smp_entry */
130         asm volatile ("movw $1, %%ax;   "
131                                   "1:               "
132                       "xchgw %%ax, %0;  "
133                       "test %%ax, %%ax; "
134                       "jne 1b;" : : "m"(*bootlock) : "eax", "cc", "memory");
135 }
136
137 /* hw_coreid_lookup will get packed, but keep it's hw values.  
138  * os_coreid_lookup will remain sparse, but it's values will be consecutive.
139  * for both arrays, -1 means an empty slot.  hw_step tracks the next valid entry
140  * in hw_coreid_lookup, jumping over gaps of -1's. */
141 static void smp_remap_coreids(void)
142 {
143         for (int i = 0, hw_step = 0; i < num_cores; i++, hw_step++) {
144                 if (hw_coreid_lookup[i] == -1) {
145                         while (hw_coreid_lookup[hw_step] == -1) {
146                                 hw_step++;
147                                 if (hw_step == MAX_NUM_CORES)
148                                         panic("Mismatch in num_cores and hw_step");
149                         }
150                         hw_coreid_lookup[i] = hw_coreid_lookup[hw_step];
151                         hw_coreid_lookup[hw_step] = -1;
152                         os_coreid_lookup[hw_step] = i;
153                 }
154         }
155 }
156
157 void smp_boot(void)
158 {
159         struct per_cpu_info *pcpui0 = &per_cpu_info[0];
160         /* set core0's mappings */
161         assert(lapic_get_id() == 0);
162         os_coreid_lookup[0] = 0;
163         hw_coreid_lookup[0] = 0;
164
165         page_t *smp_stack;
166         // NEED TO GRAB A LOWMEM FREE PAGE FOR AP BOOTUP CODE
167         // page1 (2nd page) is reserved, hardcoded in pmap.c
168         memset(KADDR(trampoline_pg), 0, PGSIZE);
169         memcpy(KADDR(trampoline_pg), (void *)smp_entry,
170            smp_entry_end - smp_entry);
171
172         /* Make sure the trampoline page is mapped.  64 bit already has the tramp pg
173          * mapped (1 GB of lowmem), so this is a nop. */
174
175         // Allocate a stack for the cores starting up.  One for all, must share
176         if (kpage_alloc(&smp_stack))
177                 panic("No memory for SMP boot stack!");
178         smp_stack_top = (uintptr_t)(page2kva(smp_stack) + PGSIZE);
179
180         /* During SMP boot, core_id_early() returns 0, so all of the cores, which
181          * grab locks concurrently, share the same pcpui and thus the same
182          * lock_depth.  We need to disable checking until core_id works properly. */
183         pcpui0->__lock_checking_enabled = 0;
184         // Start the IPI process (INIT, wait, SIPI, wait, SIPI, wait)
185         send_init_ipi();
186         // SDM 3A is a little wonky wrt the proper delays.  These are my best guess.
187         udelay(10000);
188         // first SIPI
189         send_startup_ipi(0x01);
190         /* BOCHS does not like this second SIPI.
191         // second SIPI
192         udelay(200);
193         send_startup_ipi(0x01);
194         */
195         udelay(500000);
196
197         // Each core will also increment smp_semaphore, and decrement when it is done,
198         // all in smp_entry.  It's purpose is to keep Core0 from competing for the
199         // smp_boot_lock.  So long as one AP increments the sem before the final
200         // LAPIC timer goes off, all available cores will be initialized.
201         while (*get_smp_semaphore())
202                 cpu_relax();
203
204         // From here on, no other cores are coming up.  Grab the lock to ensure it.
205         // Another core could be in it's prelock phase and be trying to grab the lock
206         // forever....
207         // The lock exists on the trampoline, so it can be grabbed right away in
208         // real mode.  If core0 wins the race and blocks other CPUs from coming up
209         // it can crash the machine if the other cores are allowed to proceed with
210         // booting.  Specifically, it's when they turn on paging and have that temp
211         // mapping pulled out from under them.  Now, if a core loses, it will spin
212         // on the trampoline (which we must be careful to not deallocate)
213         __spin_bootlock_raw();
214         printk("Number of Cores Detected: %d\n", x86_num_cores_booted);
215 #ifdef CONFIG_DISABLE_SMT
216         assert(!(num_cores % 2));
217         printk("Using only %d Idlecores (SMT Disabled)\n", num_cores >> 1);
218 #endif /* CONFIG_DISABLE_SMT */
219         smp_remap_coreids();
220
221         /* cleans up the trampoline page, and any other low boot mem mappings */
222         x86_cleanup_bootmem();
223         /* trampoline_pg had a refcount of 2 earlier, so we need to dec once more to free it
224          * but only if all cores are in (or we reset / reinit those that failed) */
225         if (x86_num_cores_booted == num_cores) {
226                 page_decref(pa2page(trampoline_pg));
227         } else {
228                 warn("ACPI/MP found %d cores, smp_boot initialized %d, using %d\n",
229                      num_cores, x86_num_cores_booted, x86_num_cores_booted);
230                 num_cores = x86_num_cores_booted;
231         }
232         // Dealloc the temp shared stack
233         page_decref(smp_stack);
234
235         // Set up the generic remote function call facility
236         init_smp_call_function();
237
238         /* Final core initialization */
239         init_barrier(&generic_barrier, num_cores);
240         /* This will break the cores out of their hlt in smp_entry.S */
241         send_broadcast_ipi(I_POKE_CORE);
242         smp_final_core_init();  /* need to init ourselves as well */
243 }
244
245 /* This is called from smp_entry by each core to finish the core bootstrapping.
246  * There is a spinlock around this entire function in smp_entry, for a few
247  * reasons, the most important being that all cores use the same stack when
248  * entering here.
249  *
250  * Do not use per_cpu_info in here.  Do whatever you need in smp_percpu_init().
251  */
252 uintptr_t smp_main(void)
253 {
254         /*
255         // Print some diagnostics.  Uncomment if there're issues.
256         cprintf("Good morning Vietnam!\n");
257         cprintf("This core's Default APIC ID: 0x%08x\n", lapic_get_default_id());
258         cprintf("This core's Current APIC ID: 0x%08x\n", lapic_get_id());
259         if (read_msr(IA32_APIC_BASE) & 0x00000100)
260                 cprintf("I am the Boot Strap Processor\n");
261         else
262                 cprintf("I am an Application Processor\n");
263         cprintf("Num_Cores: %d\n\n", num_cores);
264         */
265         /* set up initial mappings.  core0 will adjust it later */
266         unsigned long my_hw_id = lapic_get_id();
267         os_coreid_lookup[my_hw_id] = my_hw_id;
268         hw_coreid_lookup[my_hw_id] = my_hw_id;
269
270         // Get a per-core kernel stack
271         uintptr_t my_stack_top = get_kstack();
272
273         /* This blob is the GDT, the GDT PD, and the TSS. */
274         unsigned int blob_size = sizeof(segdesc_t) * SEG_COUNT +
275                                  sizeof(pseudodesc_t) + sizeof(taskstate_t);
276         /* TODO: don't use kmalloc - might have issues in the future */
277         void *gdt_etc = kmalloc(blob_size, 0);          /* we'll never free this btw */
278         taskstate_t *my_ts = gdt_etc;
279         pseudodesc_t *my_gdt_pd = (void*)my_ts + sizeof(taskstate_t);
280         segdesc_t *my_gdt = (void*)my_gdt_pd + sizeof(pseudodesc_t);
281         /* This is a bit ghetto: we need to communicate our GDT and TSS's location
282          * to smp_percpu_init(), but we can't trust our coreid (since they haven't
283          * been remapped yet (so we can't write it directly to per_cpu_info)).  So
284          * we use the bottom of the stack page... */
285         *kstack_bottom_addr(my_stack_top) = (uintptr_t)gdt_etc;
286
287         // Build and load the gdt / gdt_pd
288         memcpy(my_gdt, gdt, sizeof(segdesc_t)*SEG_COUNT);
289         *my_gdt_pd = (pseudodesc_t) {
290                 sizeof(segdesc_t)*SEG_COUNT - 1, (uintptr_t) my_gdt };
291         asm volatile("lgdt %0" : : "m"(*my_gdt_pd));
292
293         /* Set up our kernel stack when changing rings */
294         x86_set_stacktop_tss(my_ts, my_stack_top);
295         // Initialize the TSS field of my_gdt.
296         syssegdesc_t *ts_slot = (syssegdesc_t*)&my_gdt[GD_TSS >> 3];
297         *ts_slot = (syssegdesc_t)SEG_SYS_SMALL(STS_T32A, (uintptr_t)my_ts,
298                                                sizeof(taskstate_t), 0);
299         // Load the TSS
300         ltr(GD_TSS);
301
302         // Loads the same IDT used by the other cores
303         asm volatile("lidt %0" : : "m"(idt_pd));
304
305         apiconline();
306
307         // set a default logical id for now
308         lapic_set_logid(lapic_get_id());
309
310         return my_stack_top; // will be loaded in smp_entry.S
311 }
312
313 /* Perform any initialization needed by per_cpu_info.  Make sure every core
314  * calls this at some point in the smp_boot process.  If you don't smp_boot, you
315  * must still call this for core 0.  This must NOT be called from smp_main,
316  * since it relies on the kernel stack pointer to find the gdt.  Be careful not
317  * to call it on too deep of a stack frame. */
318 void __arch_pcpu_init(uint32_t coreid)
319 {
320         uintptr_t *my_stack_bot;
321         struct per_cpu_info *pcpui = &per_cpu_info[coreid];
322
323         /* Flushes any potentially old mappings from smp_boot() (note the page table
324          * removal) */
325         tlbflush();
326         /* Ensure the FPU units are initialized */
327         asm volatile ("fninit");
328
329         /* Enable SSE instructions.  We might have to do more, like masking certain
330          * flags or exceptions in the MXCSR, or at least handle the SIMD exceptions.
331          * We don't do it for FP yet either, so YMMV. */
332         lcr4(rcr4() | CR4_OSFXSR | CR4_OSXMME);
333
334         /* core 0 sets up via the global gdt symbol */
335         if (!coreid) {
336                 pcpui->tss = &ts;
337                 pcpui->gdt = gdt;
338         } else {
339                 my_stack_bot = kstack_bottom_addr(ROUNDUP(read_sp() - 1, PGSIZE));
340                 pcpui->tss = (taskstate_t*)(*my_stack_bot);
341                 pcpui->gdt = (segdesc_t*)(*my_stack_bot +
342                                           sizeof(taskstate_t) + sizeof(pseudodesc_t));
343         }
344         assert(read_msr(MSR_GS_BASE) == (uint64_t)pcpui);
345         assert(read_msr(MSR_KERN_GS_BASE) == (uint64_t)pcpui);
346         /* Don't try setting up til after setting GS */
347         x86_sysenter_init(x86_get_stacktop_tss(pcpui->tss));
348         /* need to init perfctr before potentiall using it in timer handler */
349         perfmon_init();
350         vmm_pcpu_init();
351 }