vmap: Use {map,unmap}_segment() helpers
[akaros.git] / kern / arch / x86 / smp_boot.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #include <arch/x86.h>
8 #include <arch/arch.h>
9 #include <smp.h>
10 #include <arch/console.h>
11 #include <arch/apic.h>
12 #include <arch/perfmon.h>
13 #include <time.h>
14
15 #include <bitmask.h>
16 #include <atomic.h>
17 #include <error.h>
18 #include <stdio.h>
19 #include <string.h>
20 #include <assert.h>
21 #include <pmap.h>
22 #include <env.h>
23 #include <trap.h>
24 #include <kmalloc.h>
25 #include <cpu_feat.h>
26 #include <arch/fsgsbase.h>
27 #include <ros/procinfo.h>
28
29 #include "vmm/vmm.h"
30
31 extern handler_wrapper_t handler_wrappers[NUM_HANDLER_WRAPPERS];
32 int x86_num_cores_booted = 1;
33 uintptr_t smp_stack_top;
34 barrier_t generic_barrier;
35
36 #define DECLARE_HANDLER_CHECKLISTS(vector)                          \
37         INIT_CHECKLIST(f##vector##_cpu_list, MAX_NUM_CORES);
38
39 #define INIT_HANDLER_WRAPPER(v)                                     \
40 {                                                                   \
41         handler_wrappers[(v)].vector = 0xe##v;                          \
42         handler_wrappers[(v)].cpu_list = &f##v##_cpu_list;              \
43         handler_wrappers[(v)].cpu_list->mask.size = num_cores;          \
44 }
45
46 DECLARE_HANDLER_CHECKLISTS(0);
47 DECLARE_HANDLER_CHECKLISTS(1);
48 DECLARE_HANDLER_CHECKLISTS(2);
49 DECLARE_HANDLER_CHECKLISTS(3);
50 DECLARE_HANDLER_CHECKLISTS(4);
51
52 static void init_smp_call_function(void)
53 {
54         INIT_HANDLER_WRAPPER(0);
55         INIT_HANDLER_WRAPPER(1);
56         INIT_HANDLER_WRAPPER(2);
57         INIT_HANDLER_WRAPPER(3);
58         INIT_HANDLER_WRAPPER(4);
59 }
60
61 /******************************************************************************/
62
63 bool core_id_ready = FALSE;
64
65 static void setup_rdtscp(int coreid)
66 {
67         uint32_t edx;
68         int rdtscp_ecx;
69         /* TODO: have some sort of 'cpu info structure' with flags */
70         cpuid(0x80000001, 0x0, 0, 0, 0, &edx);
71         if (edx & (1 << 27)) {
72                 write_msr(MSR_TSC_AUX, coreid);
73                 /* Busted versions of qemu bug out here (32 bit) */
74                 asm volatile ("rdtscp" : "=c"(rdtscp_ecx) : : "eax", "edx");
75                 if (!coreid && (read_msr(MSR_TSC_AUX) != rdtscp_ecx))
76                         printk("\nBroken rdtscp detected, don't trust it for pcoreid!\n\n");
77         }
78 }
79
80 /* TODO: consider merging __arch_pcpu with parts of this (sync with RISCV) */
81 void smp_final_core_init(void)
82 {
83         /* Set the coreid in pcpui for fast access to it through TLS. */
84         int coreid = get_os_coreid(hw_core_id());
85         struct per_cpu_info *pcpui = &per_cpu_info[coreid];
86         pcpui->coreid = coreid;
87         write_msr(MSR_GS_BASE, (uintptr_t)pcpui);       /* our cr4 isn't set yet */
88         write_msr(MSR_KERN_GS_BASE, (uint64_t)pcpui);
89         /* don't need this for the kernel anymore, but userspace can still use it */
90         setup_rdtscp(coreid);
91         /* After this point, all cores have set up their segmentation and whatnot to
92          * be able to do a proper core_id(). */
93         waiton_barrier(&generic_barrier);
94         if (coreid == 0)
95                 core_id_ready = TRUE;
96         /* being paranoid with this, it's all a bit ugly */
97         waiton_barrier(&generic_barrier);
98         setup_default_mtrrs(&generic_barrier);
99         smp_percpu_init();
100         waiton_barrier(&generic_barrier);
101 }
102
103 // this needs to be set in smp_entry too...
104 #define trampoline_pg 0x00001000UL
105 extern char smp_entry[];
106 extern char smp_entry_end[];
107 extern char smp_boot_lock[];
108 extern char smp_semaphore[];
109
110 static inline uint16_t *get_smp_semaphore()
111 {
112         return (uint16_t *)(smp_semaphore - smp_entry + trampoline_pg);
113 }
114
115 static void __spin_bootlock_raw(void)
116 {
117         uint16_t *bootlock = (uint16_t*)(smp_boot_lock - smp_entry + trampoline_pg);
118         /* Same lock code as in smp_entry */
119         asm volatile ("movw $1, %%ax;   "
120                                   "1:               "
121                       "xchgw %%ax, %0;  "
122                       "test %%ax, %%ax; "
123                       "jne 1b;" : : "m"(*bootlock) : "eax", "cc", "memory");
124 }
125
126 void smp_boot(void)
127 {
128         struct per_cpu_info *pcpui0 = &per_cpu_info[0];
129         page_t *smp_stack;
130
131         // NEED TO GRAB A LOWMEM FREE PAGE FOR AP BOOTUP CODE
132         // page1 (2nd page) is reserved, hardcoded in pmap.c
133         memset(KADDR(trampoline_pg), 0, PGSIZE);
134         memcpy(KADDR(trampoline_pg), (void *)smp_entry,
135            smp_entry_end - smp_entry);
136
137         /* Make sure the trampoline page is mapped.  64 bit already has the tramp pg
138          * mapped (1 GB of lowmem), so this is a nop. */
139
140         // Allocate a stack for the cores starting up.  One for all, must share
141         if (kpage_alloc(&smp_stack))
142                 panic("No memory for SMP boot stack!");
143         smp_stack_top = (uintptr_t)(page2kva(smp_stack) + PGSIZE);
144
145         /* During SMP boot, core_id_early() returns 0, so all of the cores, which
146          * grab locks concurrently, share the same pcpui and thus the same
147          * lock_depth.  We need to disable checking until core_id works properly. */
148         pcpui0->__lock_checking_enabled = 0;
149         // Start the IPI process (INIT, wait, SIPI, wait, SIPI, wait)
150         send_init_ipi();
151         // SDM 3A is a little wonky wrt the proper delays.  These are my best guess.
152         udelay(10000);
153         // first SIPI
154         send_startup_ipi(0x01);
155         /* BOCHS does not like this second SIPI.
156         // second SIPI
157         udelay(200);
158         send_startup_ipi(0x01);
159         */
160         udelay(500000);
161
162         // Each core will also increment smp_semaphore, and decrement when it is done,
163         // all in smp_entry.  It's purpose is to keep Core0 from competing for the
164         // smp_boot_lock.  So long as one AP increments the sem before the final
165         // LAPIC timer goes off, all available cores will be initialized.
166         while (*get_smp_semaphore())
167                 cpu_relax();
168
169         // From here on, no other cores are coming up.  Grab the lock to ensure it.
170         // Another core could be in it's prelock phase and be trying to grab the lock
171         // forever....
172         // The lock exists on the trampoline, so it can be grabbed right away in
173         // real mode.  If core0 wins the race and blocks other CPUs from coming up
174         // it can crash the machine if the other cores are allowed to proceed with
175         // booting.  Specifically, it's when they turn on paging and have that temp
176         // mapping pulled out from under them.  Now, if a core loses, it will spin
177         // on the trampoline (which we must be careful to not deallocate)
178         __spin_bootlock_raw();
179         printk("Number of Cores Detected: %d\n", x86_num_cores_booted);
180 #ifdef CONFIG_DISABLE_SMT
181         assert(!(num_cores % 2));
182         printk("Using only %d Idlecores (SMT Disabled)\n", num_cores >> 1);
183 #endif /* CONFIG_DISABLE_SMT */
184
185         /* cleans up the trampoline page, and any other low boot mem mappings */
186         x86_cleanup_bootmem();
187         /* trampoline_pg had a refcount of 2 earlier, so we need to dec once more to
188          * free it but only if all cores are in (or we reset / reinit those that
189          * failed) */
190         if (x86_num_cores_booted == num_cores) {
191                 /* TODO: if we ever alloc the trampoline_pg or something, we can free it
192                  * here. */
193         } else {
194                 warn("ACPI/MP found %d cores, smp_boot initialized %d, using %d\n",
195                      num_cores, x86_num_cores_booted, x86_num_cores_booted);
196                 num_cores = x86_num_cores_booted;
197         }
198         // Dealloc the temp shared stack
199         page_decref(smp_stack);
200
201         // Set up the generic remote function call facility
202         init_smp_call_function();
203
204         /* Final core initialization */
205         init_barrier(&generic_barrier, num_cores);
206         /* This will break the cores out of their hlt in smp_entry.S */
207         send_broadcast_ipi(I_POKE_CORE);
208         smp_final_core_init();  /* need to init ourselves as well */
209 }
210
211 /* This is called from smp_entry by each core to finish the core bootstrapping.
212  * There is a spinlock around this entire function in smp_entry, for a few
213  * reasons, the most important being that all cores use the same stack when
214  * entering here.
215  *
216  * Do not use per_cpu_info in here.  Do whatever you need in smp_percpu_init().
217  */
218 uintptr_t smp_main(void)
219 {
220         /*
221         // Print some diagnostics.  Uncomment if there're issues.
222         cprintf("Good morning Vietnam!\n");
223         cprintf("This core's Default APIC ID: 0x%08x\n", lapic_get_default_id());
224         cprintf("This core's Current APIC ID: 0x%08x\n", lapic_get_id());
225         if (read_msr(IA32_APIC_BASE) & 0x00000100)
226                 cprintf("I am the Boot Strap Processor\n");
227         else
228                 cprintf("I am an Application Processor\n");
229         cprintf("Num_Cores: %d\n\n", num_cores);
230         */
231
232         /* We need to fake being core 0 for our memory allocations to work nicely.
233          * This is safe since the entire machine is single threaded while we are in
234          * this function. */
235         write_msr(MSR_GS_BASE, (uintptr_t)&per_cpu_info[0]);
236
237         // Get a per-core kernel stack
238         uintptr_t my_stack_top = get_kstack();
239
240         /* This blob is the GDT, the GDT PD, and the TSS. */
241         unsigned int blob_size = sizeof(segdesc_t) * SEG_COUNT +
242                                  sizeof(pseudodesc_t) + sizeof(taskstate_t);
243         /* TODO: don't use kmalloc - might have issues in the future */
244         void *gdt_etc = kmalloc(blob_size, 0);          /* we'll never free this btw */
245         taskstate_t *my_ts = gdt_etc;
246         pseudodesc_t *my_gdt_pd = (void*)my_ts + sizeof(taskstate_t);
247         segdesc_t *my_gdt = (void*)my_gdt_pd + sizeof(pseudodesc_t);
248         /* This is a bit ghetto: we need to communicate our GDT and TSS's location
249          * to smp_percpu_init(), but we can't trust our coreid (since they haven't
250          * been remapped yet (so we can't write it directly to per_cpu_info)).  So
251          * we use the bottom of the stack page... */
252         *kstack_bottom_addr(my_stack_top) = (uintptr_t)gdt_etc;
253
254         // Build and load the gdt / gdt_pd
255         memcpy(my_gdt, gdt, sizeof(segdesc_t)*SEG_COUNT);
256         *my_gdt_pd = (pseudodesc_t) {
257                 sizeof(segdesc_t)*SEG_COUNT - 1, (uintptr_t) my_gdt };
258         asm volatile("lgdt %0" : : "m"(*my_gdt_pd));
259
260         /* Set up our kernel stack when changing rings */
261         x86_set_stacktop_tss(my_ts, my_stack_top);
262         // Initialize the TSS field of my_gdt.
263         syssegdesc_t *ts_slot = (syssegdesc_t*)&my_gdt[GD_TSS >> 3];
264         *ts_slot = (syssegdesc_t)SEG_SYS_SMALL(STS_T32A, (uintptr_t)my_ts,
265                                                sizeof(taskstate_t), 0);
266         // Load the TSS
267         ltr(GD_TSS);
268
269         // Loads the same IDT used by the other cores
270         asm volatile("lidt %0" : : "m"(idt_pd));
271
272         apiconline();
273
274         /* Stop pretending to be core 0.  We'll get our own coreid shortly and set
275          * gs properly (smp_final_core_init()) */
276         write_msr(MSR_GS_BASE, 0);
277
278         return my_stack_top; // will be loaded in smp_entry.S
279 }
280
281 static void pcpu_init_nmi(struct per_cpu_info *pcpui)
282 {
283         uintptr_t nmi_entry_stacktop = get_kstack();
284
285         /* NMI handlers can't use swapgs for kernel TFs, so we need to bootstrap a
286          * bit.  We'll use a little bit of space above the actual NMI stacktop for
287          * storage for the pcpui pointer.  But we need to be careful: the HW will
288          * align RSP to 16 bytes on entry. */
289         nmi_entry_stacktop -= 16;
290         *(uintptr_t*)nmi_entry_stacktop = (uintptr_t)pcpui;
291         pcpui->tss->ts_ist1 = nmi_entry_stacktop;
292         /* Our actual NMI work is done on yet another stack, to avoid the "iret
293          * cancelling NMI protections" problem.  All problems can be solved with
294          * another layer of indirection! */
295         pcpui->nmi_worker_stacktop = get_kstack();
296 }
297
298 /* Perform any initialization needed by per_cpu_info.  Make sure every core
299  * calls this at some point in the smp_boot process.  If you don't smp_boot, you
300  * must still call this for core 0.  This must NOT be called from smp_main,
301  * since it relies on the kernel stack pointer to find the gdt.  Be careful not
302  * to call it on too deep of a stack frame. */
303 void __arch_pcpu_init(uint32_t coreid)
304 {
305         uintptr_t *my_stack_bot;
306         struct per_cpu_info *pcpui = &per_cpu_info[coreid];
307         uint32_t eax, edx;
308
309         /* Flushes any potentially old mappings from smp_boot() (note the page table
310          * removal) */
311         tlbflush();
312
313         if (cpu_has_feat(CPU_FEAT_X86_FSGSBASE))
314                 lcr4(rcr4() | CR4_FSGSBASE);
315
316         /*
317          * Enable SSE instructions.
318          * CR4.OSFXSR enables SSE and ensures that MXCSR/XMM gets saved with FXSAVE
319          * CR4.OSXSAVE enables XSAVE instructions. Only set if XSAVE supported.
320          * CR4.OSXMME indicates OS support for software exception handlers for
321          * SIMD floating-point exceptions (turn it on to get #XM exceptions
322          * in the event of a SIMD error instead of #UD exceptions).
323          */
324         lcr4(rcr4() | CR4_OSFXSR | CR4_OSXMME);
325
326         if (cpu_has_feat(CPU_FEAT_X86_XSAVE)) {
327                 // You MUST set CR4.OSXSAVE before loading xcr0
328                 lcr4(rcr4() | CR4_OSXSAVE);
329                 // Set xcr0 to the Akaros-wide default
330                 lxcr0(__proc_global_info.x86_default_xcr0);
331         }
332
333         // Initialize fpu and extended state by restoring our default XSAVE area.
334         init_fp_state();
335
336         /* core 0 set up earlier in idt_init() */
337         if (coreid) {
338                 my_stack_bot = kstack_bottom_addr(ROUNDUP(read_sp() - 1, PGSIZE));
339                 pcpui->tss = (taskstate_t*)(*my_stack_bot);
340                 pcpui->gdt = (segdesc_t*)(*my_stack_bot +
341                                           sizeof(taskstate_t) + sizeof(pseudodesc_t));
342         }
343         assert(read_gsbase() == (uintptr_t)pcpui);
344         assert(read_msr(MSR_KERN_GS_BASE) == (uint64_t)pcpui);
345         /* Don't try setting up til after setting GS */
346         x86_sysenter_init();
347         x86_set_sysenter_stacktop(x86_get_stacktop_tss(pcpui->tss));
348         pcpu_init_nmi(pcpui);
349         /* need to init perfctr before potentially using it in timer handler */
350         perfmon_pcpu_init();
351         vmm_pcpu_init();
352         lcr4(rcr4() & ~CR4_TSD);
353
354         /* This should allow turbo mode.  I haven't found a doc that says how deep
355          * we need to sleep.  At a minimum on some machines, it's C2.  Given that
356          * "C2 or deeper" pops up in a few other areas as a deeper sleep (e.g.
357          * mwaits on memory accesses from outside the processor won't wake >= C2),
358          * this might be deep enough for turbo mode to kick in. */
359         set_fastest_pstate();
360         set_cstate(X86_MWAIT_C2);
361 }