Moves 9ns endian helpers
[akaros.git] / kern / arch / x86 / smp_boot.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifdef __SHARC__
8 #pragma nosharc
9 #define SINIT(x) x
10 #endif
11
12 #include <arch/x86.h>
13 #include <arch/arch.h>
14 #include <smp.h>
15 #include <arch/console.h>
16 #include <arch/apic.h>
17 #include <arch/perfmon.h>
18 #include <time.h>
19
20 #include <bitmask.h>
21 #include <atomic.h>
22 #include <error.h>
23 #include <stdio.h>
24 #include <string.h>
25 #include <assert.h>
26 #include <pmap.h>
27 #include <env.h>
28 #include <trap.h>
29 #include <kmalloc.h>
30
31 extern handler_wrapper_t (RO handler_wrappers)[NUM_HANDLER_WRAPPERS];
32 volatile uint32_t num_cpus = 0xee;
33 uintptr_t RO smp_stack_top;
34 barrier_t generic_barrier;
35
36 #define DECLARE_HANDLER_CHECKLISTS(vector)                          \
37         INIT_CHECKLIST(f##vector##_cpu_list, MAX_NUM_CPUS);
38
39 #define INIT_HANDLER_WRAPPER(v)                                     \
40 {                                                                   \
41         handler_wrappers[(v)].vector = 0xf##v;                          \
42         handler_wrappers[(v)].cpu_list = &f##v##_cpu_list;              \
43         handler_wrappers[(v)].cpu_list->mask.size = num_cpus;           \
44 }
45
46 DECLARE_HANDLER_CHECKLISTS(0);
47 DECLARE_HANDLER_CHECKLISTS(1);
48 DECLARE_HANDLER_CHECKLISTS(2);
49 DECLARE_HANDLER_CHECKLISTS(3);
50 DECLARE_HANDLER_CHECKLISTS(4);
51
52 static void init_smp_call_function(void)
53 {
54         INIT_HANDLER_WRAPPER(0);
55         INIT_HANDLER_WRAPPER(1);
56         INIT_HANDLER_WRAPPER(2);
57         INIT_HANDLER_WRAPPER(3);
58         INIT_HANDLER_WRAPPER(4);
59 }
60
61 /******************************************************************************/
62
63 bool core_id_ready = FALSE;
64
65 static void setup_rdtscp(int coreid)
66 {
67         uint32_t edx;
68         int rdtscp_ecx;
69         /* TODO: have some sort of 'cpu info structure' with flags */
70         cpuid(0x80000001, 0x0, 0, 0, 0, &edx);
71         if (edx & (1 << 27)) {
72                 write_msr(MSR_TSC_AUX, coreid);
73                 /* Busted versions of qemu bug out here (32 bit) */
74                 asm volatile ("rdtscp" : "=c"(rdtscp_ecx) : : "eax", "edx");
75                 if (!coreid && (read_msr(MSR_TSC_AUX) != rdtscp_ecx))
76                         printk("\nBroken rdtscp detected, don't trust it for pcoreid!\n\n");
77         }
78 }
79
80 /* TODO: consider merging __arch_pcpu with parts of this (sync with RISCV) */
81 void smp_final_core_init(void)
82 {
83         /* It is possible that the non-0 cores will wake up before the broadcast
84          * ipi.  this can be due to spurious IRQs or some such.  anyone other than
85          * core 0 that comes in here will wait til core 0 has set everything up.
86          * those other cores might have come up before core 0 remapped the coreids,
87          * so we can only look at the HW coreid, which is only 0 for core 0. */
88         static bool wait = TRUE;
89         if (hw_core_id() == 0)
90                 wait = FALSE;
91         while (wait)
92                 cpu_relax();
93 #ifdef CONFIG_X86_64
94         /* at this point, it is safe to get the OS coreid */
95         int coreid = get_os_coreid(hw_core_id());
96         struct per_cpu_info *pcpui = &per_cpu_info[coreid];
97         pcpui->coreid = coreid;
98         write_msr(MSR_GS_BASE, (uint64_t)pcpui);
99         write_msr(MSR_KERN_GS_BASE, (uint64_t)pcpui);
100 #endif
101         /* don't need this for the kernel anymore, but userspace can still use it */
102         setup_rdtscp(coreid);
103         /* After this point, all cores have set up their segmentation and whatnot to
104          * be able to do a proper core_id().  As a note to posterity, using the
105          * LAPIC coreid (like get_hw_coreid()) needs the LAPIC set up, which happens
106          * by the end of vm_init() */
107         waiton_barrier(&generic_barrier);
108         if (hw_core_id() == 0) {
109                 core_id_ready = TRUE;
110                 cmb();
111                 pcpui->__lock_checking_enabled = 1;
112         }
113         /* being paranoid with this, it's all a bit ugly */
114         waiton_barrier(&generic_barrier);
115         setup_default_mtrrs(&generic_barrier);
116         smp_percpu_init();
117         waiton_barrier(&generic_barrier);
118 }
119
120 // this needs to be set in smp_entry too...
121 #define trampoline_pg 0x00001000UL
122 extern char (SNT SREADONLY smp_entry)[];
123 extern char (SNT SREADONLY smp_entry_end)[];
124 extern char (SNT SREADONLY smp_boot_lock)[];
125 extern char (SNT SREADONLY smp_semaphore)[];
126
127 static inline uint16_t *get_smp_semaphore()
128 {
129         return (uint16_t *)(smp_semaphore - smp_entry + trampoline_pg);
130 }
131
132 static void __spin_bootlock_raw(void)
133 {
134         uint16_t *bootlock = (uint16_t*)(smp_boot_lock - smp_entry + trampoline_pg);
135         /* Same lock code as in smp_entry */
136         asm volatile ("movw $1, %%ax;   "
137                                   "1:               "
138                       "xchgw %%ax, %0;  "
139                       "test %%ax, %%ax; "
140                       "jne 1b;" : : "m"(*bootlock) : "eax", "cc", "memory");
141 }
142
143 /* hw_coreid_lookup will get packed, but keep it's hw values.  
144  * os_coreid_lookup will remain sparse, but it's values will be consecutive.
145  * for both arrays, -1 means an empty slot.  hw_step tracks the next valid entry
146  * in hw_coreid_lookup, jumping over gaps of -1's. */
147 static void smp_remap_coreids(void)
148 {
149         for (int i = 0, hw_step = 0; i < num_cpus; i++, hw_step++) {
150                 if (hw_coreid_lookup[i] == -1) {
151                         while (hw_coreid_lookup[hw_step] == -1) {
152                                 hw_step++;
153                                 if (hw_step == MAX_NUM_CPUS)
154                                         panic("Mismatch in num_cpus and hw_step");
155                         }
156                         hw_coreid_lookup[i] = hw_coreid_lookup[hw_step];
157                         hw_coreid_lookup[hw_step] = -1;
158                         os_coreid_lookup[hw_step] = i;
159                 }
160         }
161 }
162
163 void smp_boot(void)
164 {
165         struct per_cpu_info *pcpui0 = &per_cpu_info[0];
166         /* set core0's mappings */
167         assert(lapic_get_id() == 0);
168         os_coreid_lookup[0] = 0;
169         hw_coreid_lookup[0] = 0;
170
171         page_t *smp_stack;
172         // NEED TO GRAB A LOWMEM FREE PAGE FOR AP BOOTUP CODE
173         // page1 (2nd page) is reserved, hardcoded in pmap.c
174         memset(KADDR(trampoline_pg), 0, PGSIZE);
175         memcpy(KADDR(trampoline_pg), (void *COUNT(PGSIZE))TC(smp_entry),
176            smp_entry_end - smp_entry);
177
178         /* 64 bit already has the tramp pg mapped (1 GB of lowmem)  */
179 #ifndef CONFIG_X86_64
180         // This mapping allows access to the trampoline with paging on and off
181         // via trampoline_pg
182         page_insert(boot_pgdir, pa2page(trampoline_pg), (void*SNT)trampoline_pg,
183                     PTE_W);
184 #endif
185
186         // Allocate a stack for the cores starting up.  One for all, must share
187         if (kpage_alloc(&smp_stack))
188                 panic("No memory for SMP boot stack!");
189         smp_stack_top = SINIT((uintptr_t)(page2kva(smp_stack) + PGSIZE));
190
191         /* During SMP boot, core_id_early() returns 0, so all of the cores, which
192          * grab locks concurrently, share the same pcpui and thus the same
193          * lock_depth.  We need to disable checking until core_id works properly. */
194         pcpui0->__lock_checking_enabled = 0;
195         // Start the IPI process (INIT, wait, SIPI, wait, SIPI, wait)
196         send_init_ipi();
197         // SDM 3A is a little wonky wrt the proper delays.  These are my best guess.
198         udelay(10000);
199         // first SIPI
200         send_startup_ipi(0x01);
201         /* BOCHS does not like this second SIPI.
202         // second SIPI
203         udelay(200);
204         send_startup_ipi(0x01);
205         */
206         udelay(500000);
207
208         // Each core will also increment smp_semaphore, and decrement when it is done,
209         // all in smp_entry.  It's purpose is to keep Core0 from competing for the
210         // smp_boot_lock.  So long as one AP increments the sem before the final
211         // LAPIC timer goes off, all available cores will be initialized.
212         while (*get_smp_semaphore())
213                 cpu_relax();
214
215         // From here on, no other cores are coming up.  Grab the lock to ensure it.
216         // Another core could be in it's prelock phase and be trying to grab the lock
217         // forever....
218         // The lock exists on the trampoline, so it can be grabbed right away in
219         // real mode.  If core0 wins the race and blocks other CPUs from coming up
220         // it can crash the machine if the other cores are allowed to proceed with
221         // booting.  Specifically, it's when they turn on paging and have that temp
222         // mapping pulled out from under them.  Now, if a core loses, it will spin
223         // on the trampoline (which we must be careful to not deallocate)
224         __spin_bootlock_raw();
225         printk("Number of Cores Detected: %d\n", num_cpus);
226 #ifdef CONFIG_DISABLE_SMT
227         assert(!(num_cpus % 2));
228         printk("Using only %d Idlecores (SMT Disabled)\n", num_cpus >> 1);
229 #endif /* CONFIG_DISABLE_SMT */
230         smp_remap_coreids();
231
232         /* cleans up the trampoline page, and any other low boot mem mappings */
233         x86_cleanup_bootmem();
234         // It had a refcount of 2 earlier, so we need to dec once more to free it
235         // but only if all cores are in (or we reset / reinit those that failed)
236         // TODO after we parse ACPI tables
237         if (num_cpus == 8) // TODO - ghetto coded for our 8 way SMPs
238                 page_decref(pa2page(trampoline_pg));
239         // Dealloc the temp shared stack
240         page_decref(smp_stack);
241
242         // Set up the generic remote function call facility
243         init_smp_call_function();
244
245         /* Final core initialization */
246         init_barrier(&generic_barrier, num_cpus);
247         /* This will break the cores out of their hlt in smp_entry.S */
248         send_broadcast_ipi(I_POKE_CORE);
249         smp_final_core_init();  /* need to init ourselves as well */
250 }
251
252 /* This is called from smp_entry by each core to finish the core bootstrapping.
253  * There is a spinlock around this entire function in smp_entry, for a few
254  * reasons, the most important being that all cores use the same stack when
255  * entering here.
256  *
257  * Do not use per_cpu_info in here.  Do whatever you need in smp_percpu_init().
258  */
259 uintptr_t smp_main(void)
260 {
261         /*
262         // Print some diagnostics.  Uncomment if there're issues.
263         cprintf("Good morning Vietnam!\n");
264         cprintf("This core's Default APIC ID: 0x%08x\n", lapic_get_default_id());
265         cprintf("This core's Current APIC ID: 0x%08x\n", lapic_get_id());
266         if (read_msr(IA32_APIC_BASE) & 0x00000100)
267                 cprintf("I am the Boot Strap Processor\n");
268         else
269                 cprintf("I am an Application Processor\n");
270         cprintf("Num_Cpus: %d\n\n", num_cpus);
271         */
272         /* set up initial mappings.  core0 will adjust it later */
273         unsigned long my_hw_id = lapic_get_id();
274         os_coreid_lookup[my_hw_id] = my_hw_id;
275         hw_coreid_lookup[my_hw_id] = my_hw_id;
276
277         // Get a per-core kernel stack
278         uintptr_t my_stack_top = get_kstack();
279
280         /* This blob is the GDT, the GDT PD, and the TSS. */
281         unsigned int blob_size = sizeof(segdesc_t) * SEG_COUNT +
282                                  sizeof(pseudodesc_t) + sizeof(taskstate_t);
283         /* TODO: don't use kmalloc - might have issues in the future */
284         void *gdt_etc = kmalloc(blob_size, 0);          /* we'll never free this btw */
285         taskstate_t *my_ts = gdt_etc;
286         pseudodesc_t *my_gdt_pd = (void*)my_ts + sizeof(taskstate_t);
287         segdesc_t *my_gdt = (void*)my_gdt_pd + sizeof(pseudodesc_t);
288         /* This is a bit ghetto: we need to communicate our GDT and TSS's location
289          * to smp_percpu_init(), but we can't trust our coreid (since they haven't
290          * been remapped yet (so we can't write it directly to per_cpu_info)).  So
291          * we use the bottom of the stack page... */
292         *kstack_bottom_addr(my_stack_top) = (uintptr_t)gdt_etc;
293
294         // Build and load the gdt / gdt_pd
295         memcpy(my_gdt, gdt, sizeof(segdesc_t)*SEG_COUNT);
296         *my_gdt_pd = (pseudodesc_t) {
297                 sizeof(segdesc_t)*SEG_COUNT - 1, (uintptr_t) my_gdt };
298         asm volatile("lgdt %0" : : "m"(*my_gdt_pd));
299
300         /* Set up our kernel stack when changing rings */
301         x86_set_stacktop_tss(my_ts, my_stack_top);
302         // Initialize the TSS field of my_gdt.
303         syssegdesc_t *ts_slot = (syssegdesc_t*)&my_gdt[GD_TSS >> 3];
304         *ts_slot = (syssegdesc_t)SEG_SYS_SMALL(STS_T32A, (uintptr_t)my_ts,
305                                                sizeof(taskstate_t), 0);
306         // Load the TSS
307         ltr(GD_TSS);
308
309         // Loads the same IDT used by the other cores
310         asm volatile("lidt %0" : : "m"(idt_pd));
311
312 #ifdef CONFIG_ENABLE_MPTABLES
313         apiconline();
314 #else
315         // APIC setup
316         // set LINT0 to receive ExtINTs (KVM's default).  At reset they are 0x1000.
317         write_mmreg32(LAPIC_LVT_LINT0, 0x700);
318         // mask it to shut it up for now.  Doesn't seem to matter yet, since both
319         // KVM and Bochs seem to only route the PIC to core0.
320         mask_lapic_lvt(LAPIC_LVT_LINT0);
321         // and then turn it on
322         lapic_enable();
323 #endif
324
325         // set a default logical id for now
326         lapic_set_logid(lapic_get_id());
327
328         return my_stack_top; // will be loaded in smp_entry.S
329 }
330
331 /* Perform any initialization needed by per_cpu_info.  Make sure every core
332  * calls this at some point in the smp_boot process.  If you don't smp_boot, you
333  * must still call this for core 0.  This must NOT be called from smp_main,
334  * since it relies on the kernel stack pointer to find the gdt.  Be careful not
335  * to call it on too deep of a stack frame. */
336 void __arch_pcpu_init(uint32_t coreid)
337 {
338         uintptr_t *my_stack_bot;
339         struct per_cpu_info *pcpui = &per_cpu_info[coreid];
340
341         /* Flushes any potentially old mappings from smp_boot() (note the page table
342          * removal) */
343         tlbflush();
344         /* Ensure the FPU units are initialized */
345         asm volatile ("fninit");
346
347         /* Enable SSE instructions.  We might have to do more, like masking certain
348          * flags or exceptions in the MXCSR, or at least handle the SIMD exceptions.
349          * We don't do it for FP yet either, so YMMV. */
350         lcr4(rcr4() | CR4_OSFXSR | CR4_OSXMME);
351
352         /* core 0 sets up via the global gdt symbol */
353         if (!coreid) {
354                 pcpui->tss = &ts;
355                 pcpui->gdt = gdt;
356         } else {
357                 my_stack_bot = kstack_bottom_addr(ROUNDUP(read_sp() - 1, PGSIZE));
358                 pcpui->tss = (taskstate_t*)(*my_stack_bot);
359                 pcpui->gdt = (segdesc_t*)(*my_stack_bot +
360                                           sizeof(taskstate_t) + sizeof(pseudodesc_t));
361         }
362 #ifdef CONFIG_X86_64
363         assert(read_msr(MSR_GS_BASE) == (uint64_t)pcpui);
364         assert(read_msr(MSR_KERN_GS_BASE) == (uint64_t)pcpui);
365 #endif
366         /* Don't try setting up til after setting GS */
367         x86_sysenter_init(x86_get_stacktop_tss(pcpui->tss));
368         /* need to init perfctr before potentiall using it in timer handler */
369         perfmon_init();
370 }