x86: use setters/getters for MSR_{FS,GS}_BASE
[akaros.git] / kern / arch / x86 / smp_boot.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #include <arch/x86.h>
8 #include <arch/arch.h>
9 #include <smp.h>
10 #include <arch/console.h>
11 #include <arch/apic.h>
12 #include <arch/perfmon.h>
13 #include <time.h>
14
15 #include <bitmask.h>
16 #include <atomic.h>
17 #include <error.h>
18 #include <stdio.h>
19 #include <string.h>
20 #include <assert.h>
21 #include <pmap.h>
22 #include <env.h>
23 #include <trap.h>
24 #include <kmalloc.h>
25 #include <arch/fsgsbase.h>
26
27 #include "vmm/vmm.h"
28
29 extern handler_wrapper_t handler_wrappers[NUM_HANDLER_WRAPPERS];
30 int x86_num_cores_booted = 1;
31 uintptr_t smp_stack_top;
32 barrier_t generic_barrier;
33
34 #define DECLARE_HANDLER_CHECKLISTS(vector)                          \
35         INIT_CHECKLIST(f##vector##_cpu_list, MAX_NUM_CORES);
36
37 #define INIT_HANDLER_WRAPPER(v)                                     \
38 {                                                                   \
39         handler_wrappers[(v)].vector = 0xe##v;                          \
40         handler_wrappers[(v)].cpu_list = &f##v##_cpu_list;              \
41         handler_wrappers[(v)].cpu_list->mask.size = num_cores;          \
42 }
43
44 DECLARE_HANDLER_CHECKLISTS(0);
45 DECLARE_HANDLER_CHECKLISTS(1);
46 DECLARE_HANDLER_CHECKLISTS(2);
47 DECLARE_HANDLER_CHECKLISTS(3);
48 DECLARE_HANDLER_CHECKLISTS(4);
49
50 static void init_smp_call_function(void)
51 {
52         INIT_HANDLER_WRAPPER(0);
53         INIT_HANDLER_WRAPPER(1);
54         INIT_HANDLER_WRAPPER(2);
55         INIT_HANDLER_WRAPPER(3);
56         INIT_HANDLER_WRAPPER(4);
57 }
58
59 /******************************************************************************/
60
61 bool core_id_ready = FALSE;
62
63 static void setup_rdtscp(int coreid)
64 {
65         uint32_t edx;
66         int rdtscp_ecx;
67         /* TODO: have some sort of 'cpu info structure' with flags */
68         cpuid(0x80000001, 0x0, 0, 0, 0, &edx);
69         if (edx & (1 << 27)) {
70                 write_msr(MSR_TSC_AUX, coreid);
71                 /* Busted versions of qemu bug out here (32 bit) */
72                 asm volatile ("rdtscp" : "=c"(rdtscp_ecx) : : "eax", "edx");
73                 if (!coreid && (read_msr(MSR_TSC_AUX) != rdtscp_ecx))
74                         printk("\nBroken rdtscp detected, don't trust it for pcoreid!\n\n");
75         }
76 }
77
78 /* TODO: consider merging __arch_pcpu with parts of this (sync with RISCV) */
79 void smp_final_core_init(void)
80 {
81         /* Set the coreid in pcpui for fast access to it through TLS. */
82         int coreid = get_os_coreid(hw_core_id());
83         struct per_cpu_info *pcpui = &per_cpu_info[coreid];
84         pcpui->coreid = coreid;
85         write_msr(MSR_GS_BASE, (uintptr_t)pcpui);       /* our cr4 isn't set yet */
86         write_msr(MSR_KERN_GS_BASE, (uint64_t)pcpui);
87         /* don't need this for the kernel anymore, but userspace can still use it */
88         setup_rdtscp(coreid);
89         /* After this point, all cores have set up their segmentation and whatnot to
90          * be able to do a proper core_id(). */
91         waiton_barrier(&generic_barrier);
92         if (coreid == 0)
93                 core_id_ready = TRUE;
94         /* being paranoid with this, it's all a bit ugly */
95         waiton_barrier(&generic_barrier);
96         setup_default_mtrrs(&generic_barrier);
97         smp_percpu_init();
98         waiton_barrier(&generic_barrier);
99 }
100
101 // this needs to be set in smp_entry too...
102 #define trampoline_pg 0x00001000UL
103 extern char smp_entry[];
104 extern char smp_entry_end[];
105 extern char smp_boot_lock[];
106 extern char smp_semaphore[];
107
108 static inline uint16_t *get_smp_semaphore()
109 {
110         return (uint16_t *)(smp_semaphore - smp_entry + trampoline_pg);
111 }
112
113 static void __spin_bootlock_raw(void)
114 {
115         uint16_t *bootlock = (uint16_t*)(smp_boot_lock - smp_entry + trampoline_pg);
116         /* Same lock code as in smp_entry */
117         asm volatile ("movw $1, %%ax;   "
118                                   "1:               "
119                       "xchgw %%ax, %0;  "
120                       "test %%ax, %%ax; "
121                       "jne 1b;" : : "m"(*bootlock) : "eax", "cc", "memory");
122 }
123
124 void smp_boot(void)
125 {
126         struct per_cpu_info *pcpui0 = &per_cpu_info[0];
127         page_t *smp_stack;
128
129         // NEED TO GRAB A LOWMEM FREE PAGE FOR AP BOOTUP CODE
130         // page1 (2nd page) is reserved, hardcoded in pmap.c
131         memset(KADDR(trampoline_pg), 0, PGSIZE);
132         memcpy(KADDR(trampoline_pg), (void *)smp_entry,
133            smp_entry_end - smp_entry);
134
135         /* Make sure the trampoline page is mapped.  64 bit already has the tramp pg
136          * mapped (1 GB of lowmem), so this is a nop. */
137
138         // Allocate a stack for the cores starting up.  One for all, must share
139         if (kpage_alloc(&smp_stack))
140                 panic("No memory for SMP boot stack!");
141         smp_stack_top = (uintptr_t)(page2kva(smp_stack) + PGSIZE);
142
143         /* During SMP boot, core_id_early() returns 0, so all of the cores, which
144          * grab locks concurrently, share the same pcpui and thus the same
145          * lock_depth.  We need to disable checking until core_id works properly. */
146         pcpui0->__lock_checking_enabled = 0;
147         // Start the IPI process (INIT, wait, SIPI, wait, SIPI, wait)
148         send_init_ipi();
149         // SDM 3A is a little wonky wrt the proper delays.  These are my best guess.
150         udelay(10000);
151         // first SIPI
152         send_startup_ipi(0x01);
153         /* BOCHS does not like this second SIPI.
154         // second SIPI
155         udelay(200);
156         send_startup_ipi(0x01);
157         */
158         udelay(500000);
159
160         // Each core will also increment smp_semaphore, and decrement when it is done,
161         // all in smp_entry.  It's purpose is to keep Core0 from competing for the
162         // smp_boot_lock.  So long as one AP increments the sem before the final
163         // LAPIC timer goes off, all available cores will be initialized.
164         while (*get_smp_semaphore())
165                 cpu_relax();
166
167         // From here on, no other cores are coming up.  Grab the lock to ensure it.
168         // Another core could be in it's prelock phase and be trying to grab the lock
169         // forever....
170         // The lock exists on the trampoline, so it can be grabbed right away in
171         // real mode.  If core0 wins the race and blocks other CPUs from coming up
172         // it can crash the machine if the other cores are allowed to proceed with
173         // booting.  Specifically, it's when they turn on paging and have that temp
174         // mapping pulled out from under them.  Now, if a core loses, it will spin
175         // on the trampoline (which we must be careful to not deallocate)
176         __spin_bootlock_raw();
177         printk("Number of Cores Detected: %d\n", x86_num_cores_booted);
178 #ifdef CONFIG_DISABLE_SMT
179         assert(!(num_cores % 2));
180         printk("Using only %d Idlecores (SMT Disabled)\n", num_cores >> 1);
181 #endif /* CONFIG_DISABLE_SMT */
182
183         /* cleans up the trampoline page, and any other low boot mem mappings */
184         x86_cleanup_bootmem();
185         /* trampoline_pg had a refcount of 2 earlier, so we need to dec once more to free it
186          * but only if all cores are in (or we reset / reinit those that failed) */
187         if (x86_num_cores_booted == num_cores) {
188                 page_decref(pa2page(trampoline_pg));
189         } else {
190                 warn("ACPI/MP found %d cores, smp_boot initialized %d, using %d\n",
191                      num_cores, x86_num_cores_booted, x86_num_cores_booted);
192                 num_cores = x86_num_cores_booted;
193         }
194         // Dealloc the temp shared stack
195         page_decref(smp_stack);
196
197         // Set up the generic remote function call facility
198         init_smp_call_function();
199
200         /* Final core initialization */
201         init_barrier(&generic_barrier, num_cores);
202         /* This will break the cores out of their hlt in smp_entry.S */
203         send_broadcast_ipi(I_POKE_CORE);
204         smp_final_core_init();  /* need to init ourselves as well */
205 }
206
207 /* This is called from smp_entry by each core to finish the core bootstrapping.
208  * There is a spinlock around this entire function in smp_entry, for a few
209  * reasons, the most important being that all cores use the same stack when
210  * entering here.
211  *
212  * Do not use per_cpu_info in here.  Do whatever you need in smp_percpu_init().
213  */
214 uintptr_t smp_main(void)
215 {
216         /*
217         // Print some diagnostics.  Uncomment if there're issues.
218         cprintf("Good morning Vietnam!\n");
219         cprintf("This core's Default APIC ID: 0x%08x\n", lapic_get_default_id());
220         cprintf("This core's Current APIC ID: 0x%08x\n", lapic_get_id());
221         if (read_msr(IA32_APIC_BASE) & 0x00000100)
222                 cprintf("I am the Boot Strap Processor\n");
223         else
224                 cprintf("I am an Application Processor\n");
225         cprintf("Num_Cores: %d\n\n", num_cores);
226         */
227
228         // Get a per-core kernel stack
229         uintptr_t my_stack_top = get_kstack();
230
231         /* This blob is the GDT, the GDT PD, and the TSS. */
232         unsigned int blob_size = sizeof(segdesc_t) * SEG_COUNT +
233                                  sizeof(pseudodesc_t) + sizeof(taskstate_t);
234         /* TODO: don't use kmalloc - might have issues in the future */
235         void *gdt_etc = kmalloc(blob_size, 0);          /* we'll never free this btw */
236         taskstate_t *my_ts = gdt_etc;
237         pseudodesc_t *my_gdt_pd = (void*)my_ts + sizeof(taskstate_t);
238         segdesc_t *my_gdt = (void*)my_gdt_pd + sizeof(pseudodesc_t);
239         /* This is a bit ghetto: we need to communicate our GDT and TSS's location
240          * to smp_percpu_init(), but we can't trust our coreid (since they haven't
241          * been remapped yet (so we can't write it directly to per_cpu_info)).  So
242          * we use the bottom of the stack page... */
243         *kstack_bottom_addr(my_stack_top) = (uintptr_t)gdt_etc;
244
245         // Build and load the gdt / gdt_pd
246         memcpy(my_gdt, gdt, sizeof(segdesc_t)*SEG_COUNT);
247         *my_gdt_pd = (pseudodesc_t) {
248                 sizeof(segdesc_t)*SEG_COUNT - 1, (uintptr_t) my_gdt };
249         asm volatile("lgdt %0" : : "m"(*my_gdt_pd));
250
251         /* Set up our kernel stack when changing rings */
252         x86_set_stacktop_tss(my_ts, my_stack_top);
253         // Initialize the TSS field of my_gdt.
254         syssegdesc_t *ts_slot = (syssegdesc_t*)&my_gdt[GD_TSS >> 3];
255         *ts_slot = (syssegdesc_t)SEG_SYS_SMALL(STS_T32A, (uintptr_t)my_ts,
256                                                sizeof(taskstate_t), 0);
257         // Load the TSS
258         ltr(GD_TSS);
259
260         // Loads the same IDT used by the other cores
261         asm volatile("lidt %0" : : "m"(idt_pd));
262
263         apiconline();
264
265
266         return my_stack_top; // will be loaded in smp_entry.S
267 }
268
269 /* Perform any initialization needed by per_cpu_info.  Make sure every core
270  * calls this at some point in the smp_boot process.  If you don't smp_boot, you
271  * must still call this for core 0.  This must NOT be called from smp_main,
272  * since it relies on the kernel stack pointer to find the gdt.  Be careful not
273  * to call it on too deep of a stack frame. */
274 void __arch_pcpu_init(uint32_t coreid)
275 {
276         uintptr_t *my_stack_bot;
277         struct per_cpu_info *pcpui = &per_cpu_info[coreid];
278         uint32_t eax, edx;
279
280         /* Flushes any potentially old mappings from smp_boot() (note the page table
281          * removal) */
282         tlbflush();
283
284         /* Enable SSE instructions.  We might have to do more, like masking certain
285          * flags or exceptions in the MXCSR, or at least handle the SIMD exceptions.
286          * We don't do it for FP yet either, so YMMV. */
287         lcr4(rcr4() | CR4_OSFXSR | CR4_OSXMME | CR4_OSXSAVE);
288
289         // Set xcr0 to the Akaros-wide default
290         lxcr0(x86_default_xcr0);
291
292         // Initialize fpu and extended state by restoring our default XSAVE area.
293         init_fp_state();
294
295         /* core 0 sets up via the global gdt symbol */
296         if (!coreid) {
297                 pcpui->tss = &ts;
298                 pcpui->gdt = gdt;
299         } else {
300                 my_stack_bot = kstack_bottom_addr(ROUNDUP(read_sp() - 1, PGSIZE));
301                 pcpui->tss = (taskstate_t*)(*my_stack_bot);
302                 pcpui->gdt = (segdesc_t*)(*my_stack_bot +
303                                           sizeof(taskstate_t) + sizeof(pseudodesc_t));
304         }
305         assert(read_gsbase() == (uintptr_t)pcpui);
306         assert(read_msr(MSR_KERN_GS_BASE) == (uint64_t)pcpui);
307         /* Don't try setting up til after setting GS */
308         x86_sysenter_init(x86_get_stacktop_tss(pcpui->tss));
309         /* need to init perfctr before potentially using it in timer handler */
310         perfmon_pcpu_init();
311         vmm_pcpu_init();
312         lcr4(rcr4() & ~CR4_TSD);
313 }