103f6014dce9de36cc12db9702d5923606c7c307
[akaros.git] / kern / arch / x86 / smp_boot.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifdef __SHARC__
8 #pragma nosharc
9 #define SINIT(x) x
10 #endif
11
12 #include <arch/x86.h>
13 #include <arch/arch.h>
14 #include <smp.h>
15 #include <arch/console.h>
16 #include <arch/apic.h>
17 #include <arch/perfmon.h>
18 #include <time.h>
19
20 #include <bitmask.h>
21 #include <atomic.h>
22 #include <error.h>
23 #include <stdio.h>
24 #include <string.h>
25 #include <assert.h>
26 #include <pmap.h>
27 #include <env.h>
28 #include <trap.h>
29 #include <kmalloc.h>
30
31 extern handler_wrapper_t (RO handler_wrappers)[NUM_HANDLER_WRAPPERS];
32 volatile uint32_t num_cpus = 0xee;
33 uintptr_t RO smp_stack_top;
34 barrier_t generic_barrier;
35
36 #define DECLARE_HANDLER_CHECKLISTS(vector)                          \
37         INIT_CHECKLIST(f##vector##_cpu_list, MAX_NUM_CPUS);
38
39 #define INIT_HANDLER_WRAPPER(v)                                     \
40 {                                                                   \
41         handler_wrappers[(v)].vector = 0xf##v;                          \
42         handler_wrappers[(v)].cpu_list = &f##v##_cpu_list;              \
43         handler_wrappers[(v)].cpu_list->mask.size = num_cpus;           \
44 }
45
46 DECLARE_HANDLER_CHECKLISTS(0);
47 DECLARE_HANDLER_CHECKLISTS(1);
48 DECLARE_HANDLER_CHECKLISTS(2);
49 DECLARE_HANDLER_CHECKLISTS(3);
50 DECLARE_HANDLER_CHECKLISTS(4);
51
52 static void init_smp_call_function(void)
53 {
54         INIT_HANDLER_WRAPPER(0);
55         INIT_HANDLER_WRAPPER(1);
56         INIT_HANDLER_WRAPPER(2);
57         INIT_HANDLER_WRAPPER(3);
58         INIT_HANDLER_WRAPPER(4);
59 }
60
61 /******************************************************************************/
62
63 void smp_final_core_init(void)
64 {
65 #ifdef CONFIG_FAST_COREID
66         /* Need to bootstrap the rdtscp MSR with our OS coreid */
67         int coreid = get_os_coreid(hw_core_id());
68         write_msr(MSR_TSC_AUX, coreid);
69 #endif
70         setup_default_mtrrs(&generic_barrier);
71         smp_percpu_init();
72         waiton_barrier(&generic_barrier);
73 }
74
75 // this needs to be set in smp_entry too...
76 #define trampoline_pg 0x00001000UL
77 extern char (SNT SREADONLY smp_entry)[];
78 extern char (SNT SREADONLY smp_entry_end)[];
79 extern char (SNT SREADONLY smp_boot_lock)[];
80 extern char (SNT SREADONLY smp_semaphore)[];
81
82 static inline uint16_t *get_smp_semaphore()
83 {
84         return (uint16_t *)(smp_semaphore - smp_entry + trampoline_pg);
85 }
86
87 static void __spin_bootlock_raw(void)
88 {
89         uint16_t *bootlock = (uint16_t*)(smp_boot_lock - smp_entry + trampoline_pg);
90         /* Same lock code as in smp_entry */
91         asm volatile ("movw $1, %%ax;   "
92                                   "1:               "
93                       "xchgw %%ax, %0;  "
94                       "test %%ax, %%ax; "
95                       "jne 1b;" : : "m"(*bootlock) : "eax", "cc", "memory");
96 }
97
98 /* hw_coreid_lookup will get packed, but keep it's hw values.  
99  * os_coreid_lookup will remain sparse, but it's values will be consecutive.
100  * for both arrays, -1 means an empty slot.  hw_step tracks the next valid entry
101  * in hw_coreid_lookup, jumping over gaps of -1's. */
102 static void smp_remap_coreids(void)
103 {
104         for (int i = 0, hw_step = 0; i < num_cpus; i++, hw_step++) {
105                 if (hw_coreid_lookup[i] == -1) {
106                         while (hw_coreid_lookup[hw_step] == -1) {
107                                 hw_step++;
108                                 if (hw_step == MAX_NUM_CPUS)
109                                         panic("Mismatch in num_cpus and hw_step");
110                         }
111                         hw_coreid_lookup[i] = hw_coreid_lookup[hw_step];
112                         hw_coreid_lookup[hw_step] = -1;
113                         os_coreid_lookup[hw_step] = i;
114                 }
115         }
116 }
117
118 void smp_boot(void)
119 {
120         /* set core0's mappings */
121         assert(lapic_get_id() == 0);
122         os_coreid_lookup[0] = 0;
123         hw_coreid_lookup[0] = 0;
124
125         page_t *smp_stack;
126         // NEED TO GRAB A LOWMEM FREE PAGE FOR AP BOOTUP CODE
127         // page1 (2nd page) is reserved, hardcoded in pmap.c
128         memset(KADDR(trampoline_pg), 0, PGSIZE);
129         memcpy(KADDR(trampoline_pg), (void *COUNT(PGSIZE))TC(smp_entry),
130            smp_entry_end - smp_entry);
131
132         /* 64 bit already has the tramp pg mapped (1 GB of lowmem)  */
133 #ifndef CONFIG_X86_64
134         // This mapping allows access to the trampoline with paging on and off
135         // via trampoline_pg
136         page_insert(boot_pgdir, pa2page(trampoline_pg), (void*SNT)trampoline_pg, PTE_W);
137 #endif
138
139         // Allocate a stack for the cores starting up.  One for all, must share
140         if (kpage_alloc(&smp_stack))
141                 panic("No memory for SMP boot stack!");
142         smp_stack_top = SINIT((uintptr_t)(page2kva(smp_stack) + PGSIZE));
143
144         // Start the IPI process (INIT, wait, SIPI, wait, SIPI, wait)
145         send_init_ipi();
146         // SDM 3A is a little wonky wrt the proper delays.  These are my best guess.
147         udelay(10000);
148         // first SIPI
149         send_startup_ipi(0x01);
150         /* BOCHS does not like this second SIPI.
151         // second SIPI
152         udelay(200);
153         send_startup_ipi(0x01);
154         */
155         udelay(500000);
156
157         // Each core will also increment smp_semaphore, and decrement when it is done,
158         // all in smp_entry.  It's purpose is to keep Core0 from competing for the
159         // smp_boot_lock.  So long as one AP increments the sem before the final
160         // LAPIC timer goes off, all available cores will be initialized.
161         while (*get_smp_semaphore())
162                 cpu_relax();
163
164         // From here on, no other cores are coming up.  Grab the lock to ensure it.
165         // Another core could be in it's prelock phase and be trying to grab the lock
166         // forever....
167         // The lock exists on the trampoline, so it can be grabbed right away in
168         // real mode.  If core0 wins the race and blocks other CPUs from coming up
169         // it can crash the machine if the other cores are allowed to proceed with
170         // booting.  Specifically, it's when they turn on paging and have that temp
171         // mapping pulled out from under them.  Now, if a core loses, it will spin
172         // on the trampoline (which we must be careful to not deallocate)
173         __spin_bootlock_raw();
174         printk("Number of Cores Detected: %d\n", num_cpus);
175 #ifdef CONFIG_DISABLE_SMT
176         assert(!(num_cpus % 2));
177         printk("Using only %d Idlecores (SMT Disabled)\n", num_cpus >> 1);
178 #endif /* CONFIG_DISABLE_SMT */
179         smp_remap_coreids();
180
181         /* cleans up the trampoline page, and any other low boot mem mappings */
182         x86_cleanup_bootmem();
183         // It had a refcount of 2 earlier, so we need to dec once more to free it
184         // but only if all cores are in (or we reset / reinit those that failed)
185         // TODO after we parse ACPI tables
186         if (num_cpus == 8) // TODO - ghetto coded for our 8 way SMPs
187                 page_decref(pa2page(trampoline_pg));
188         // Dealloc the temp shared stack
189         page_decref(smp_stack);
190
191         // Set up the generic remote function call facility
192         init_smp_call_function();
193
194         /* Final core initialization */
195         init_barrier(&generic_barrier, num_cpus);
196         /* This will break the cores out of their hlt in smp_entry.S */
197         send_broadcast_ipi(254);
198         smp_final_core_init();  /* need to init ourselves as well */
199 }
200
201 /* This is called from smp_entry by each core to finish the core bootstrapping.
202  * There is a spinlock around this entire function in smp_entry, for a few
203  * reasons, the most important being that all cores use the same stack when
204  * entering here.
205  *
206  * Do not use per_cpu_info in here.  Do whatever you need in smp_percpu_init().
207  */
208 uintptr_t smp_main(void)
209 {
210         /*
211         // Print some diagnostics.  Uncomment if there're issues.
212         cprintf("Good morning Vietnam!\n");
213         cprintf("This core's Default APIC ID: 0x%08x\n", lapic_get_default_id());
214         cprintf("This core's Current APIC ID: 0x%08x\n", lapic_get_id());
215         if (read_msr(IA32_APIC_BASE) & 0x00000100)
216                 cprintf("I am the Boot Strap Processor\n");
217         else
218                 cprintf("I am an Application Processor\n");
219         cprintf("Num_Cpus: %d\n\n", num_cpus);
220         */
221         /* set up initial mappings.  core0 will adjust it later */
222         unsigned long my_hw_id = lapic_get_id();
223         os_coreid_lookup[my_hw_id] = my_hw_id;
224         hw_coreid_lookup[my_hw_id] = my_hw_id;
225
226         // Get a per-core kernel stack
227         page_t *my_stack;
228         if (kpage_alloc(&my_stack))
229                 panic("Unable to alloc a per-core stack!");
230         memset(page2kva(my_stack), 0, PGSIZE);
231         uintptr_t my_stack_top = (uintptr_t)page2kva(my_stack) + PGSIZE;
232
233         /* This blob is the GDT, the GDT PD, and the TSS. */
234         unsigned int blob_size = sizeof(segdesc_t) * SEG_COUNT +
235                                  sizeof(pseudodesc_t) + sizeof(taskstate_t);
236         /* TODO: don't use kmalloc - might have issues in the future */
237         void *gdt_etc = kmalloc(blob_size, 0);          /* we'll never free this btw */
238         taskstate_t *my_ts = gdt_etc;
239         pseudodesc_t *my_gdt_pd = (void*)my_ts + sizeof(taskstate_t);
240         segdesc_t *my_gdt = (void*)my_gdt_pd + sizeof(pseudodesc_t);
241         /* This is a bit ghetto: we need to communicate our GDT and TSS's location
242          * to smp_percpu_init(), but we can't trust our coreid (since they haven't
243          * been remapped yet (so we can't write it directly to per_cpu_info)).  So
244          * we use the bottom of the stack page... */
245         *(uintptr_t*)page2kva(my_stack) = (uintptr_t)gdt_etc;
246
247         // Build and load the gdt / gdt_pd
248         memcpy(my_gdt, gdt, sizeof(segdesc_t)*SEG_COUNT);
249         *my_gdt_pd = (pseudodesc_t) {
250                 sizeof(segdesc_t)*SEG_COUNT - 1, (uintptr_t) my_gdt };
251         asm volatile("lgdt %0" : : "m"(*my_gdt_pd));
252
253         /* Set up our kernel stack when changing rings */
254         x86_set_stacktop_tss(my_ts, my_stack_top);
255         // Initialize the TSS field of my_gdt.
256         syssegdesc_t *ts_slot = (syssegdesc_t*)&my_gdt[GD_TSS >> 3];
257         *ts_slot = (syssegdesc_t)SEG_SYS_SMALL(STS_T32A, (uintptr_t)my_ts,
258                                                sizeof(taskstate_t), 0);
259         // Load the TSS
260         ltr(GD_TSS);
261
262         // Loads the same IDT used by the other cores
263         asm volatile("lidt %0" : : "m"(idt_pd));
264
265         // APIC setup
266         // set LINT0 to receive ExtINTs (KVM's default).  At reset they are 0x1000.
267         write_mmreg32(LAPIC_LVT_LINT0, 0x700);
268         // mask it to shut it up for now.  Doesn't seem to matter yet, since both
269         // KVM and Bochs seem to only route the PIC to core0.
270         mask_lapic_lvt(LAPIC_LVT_LINT0);
271         // and then turn it on
272         lapic_enable();
273
274         // set a default logical id for now
275         lapic_set_logid(lapic_get_id());
276
277         return my_stack_top; // will be loaded in smp_entry.S
278 }
279
280 /* Perform any initialization needed by per_cpu_info.  Make sure every core
281  * calls this at some point in the smp_boot process.  If you don't smp_boot, you
282  * must still call this for core 0.  This must NOT be called from smp_main,
283  * since it relies on the kernel stack pointer to find the gdt.  Be careful not
284  * to call it on too deep of a stack frame. */
285 void __arch_pcpu_init(uint32_t coreid)
286 {
287         uintptr_t my_stack_bot;
288         struct per_cpu_info *pcpui = &per_cpu_info[coreid];
289
290         /* Flushes any potentially old mappings from smp_boot() (note the page table
291          * removal) */
292         tlbflush();
293         /* Ensure the FPU units are initialized */
294         asm volatile ("fninit");
295
296         /* Enable SSE instructions.  We might have to do more, like masking certain
297          * flags or exceptions in the MXCSR, or at least handle the SIMD exceptions.
298          * We don't do it for FP yet either, so YMMV. */
299         lcr4(rcr4() | CR4_OSFXSR | CR4_OSXMME);
300
301         /* core 0 sets up via the global gdt symbol */
302         if (!coreid) {
303                 pcpui->tss = &ts;
304                 pcpui->gdt = gdt;
305         } else {
306                 my_stack_bot = ROUNDDOWN(read_sp(), PGSIZE);
307                 pcpui->tss = (taskstate_t*)(*(uintptr_t*)my_stack_bot);
308                 pcpui->gdt = (segdesc_t*)(*(uintptr_t*)my_stack_bot +
309                                           sizeof(taskstate_t) + sizeof(pseudodesc_t));
310         }
311 #ifdef CONFIG_X86_64
312         /* Core 0 set up the base MSRs in entry64 */
313         if (!coreid) {
314                 assert(read_msr(MSR_GS_BASE) == (uint64_t)pcpui);
315                 assert(read_msr(MSR_KERN_GS_BASE) == (uint64_t)pcpui);
316         } else {
317                 write_msr(MSR_GS_BASE, (uint64_t)pcpui);
318                 write_msr(MSR_KERN_GS_BASE, (uint64_t)pcpui);
319         }
320 #endif
321         /* Don't try setting up til after setting GS */
322         x86_sysenter_init(x86_get_stacktop_tss(pcpui->tss));
323         /* need to init perfctr before potentiall using it in timer handler */
324         perfmon_init();
325 }