Enabling X2APIC
[akaros.git] / kern / arch / x86 / ros / msr-index.h
1 #pragma once
2
3 /* CPU model specific register (MSR) numbers */
4
5 /* x86-64 specific MSRs */
6 #define MSR_EFER                0xc0000080      /* extended feature register */
7 #define MSR_STAR                0xc0000081      /* legacy mode SYSCALL target */
8 #define MSR_LSTAR               0xc0000082      /* long mode SYSCALL target */
9 #define MSR_CSTAR               0xc0000083      /* compat mode SYSCALL target */
10 #define MSR_SYSCALL_MASK        0xc0000084      /* EFLAGS mask for syscall */
11 #define MSR_FS_BASE             0xc0000100      /* 64bit FS base */
12 #define MSR_GS_BASE             0xc0000101      /* 64bit GS base */
13 #define MSR_KERNEL_GS_BASE      0xc0000102      /* SwapGS GS shadow */
14 #define MSR_TSC_AUX             0xc0000103      /* Auxiliary TSC */
15
16 /* EFER bits: */
17 #define _EFER_SCE               0       /* SYSCALL/SYSRET */
18 #define _EFER_LME               8       /* Long mode enable */
19 #define _EFER_LMA               10      /* Long mode active (read-only) */
20 #define _EFER_NX                11      /* No execute enable */
21 #define _EFER_SVME              12      /* Enable virtualization */
22 #define _EFER_LMSLE             13      /* Long Mode Segment Limit Enable */
23 #define _EFER_FFXSR             14      /* Enable Fast FXSAVE/FXRSTOR */
24
25 #define EFER_SCE                (1<<_EFER_SCE)
26 #define EFER_LME                (1<<_EFER_LME)
27 #define EFER_LMA                (1<<_EFER_LMA)
28 #define EFER_NX                 (1<<_EFER_NX)
29 #define EFER_SVME               (1<<_EFER_SVME)
30 #define EFER_LMSLE              (1<<_EFER_LMSLE)
31 #define EFER_FFXSR              (1<<_EFER_FFXSR)
32
33 /* Intel MSRs. Some also available on other CPUs */
34 #define MSR_IA32_PERFCTR0               0x000000c1
35 #define MSR_IA32_PERFCTR1               0x000000c2
36 #define MSR_ARCH_PERFMON_EVENTSEL0                           0x186
37 #define MSR_ARCH_PERFMON_EVENTSEL1                           0x187
38
39 #define ARCH_PERFMON_EVENTSEL_EVENT                     0x000000FFULL
40 #define ARCH_PERFMON_EVENTSEL_UMASK                     0x0000FF00ULL
41 #define ARCH_PERFMON_EVENTSEL_USR                       (1ULL << 16)
42 #define ARCH_PERFMON_EVENTSEL_OS                        (1ULL << 17)
43 #define ARCH_PERFMON_EVENTSEL_EDGE                      (1ULL << 18)
44 #define ARCH_PERFMON_EVENTSEL_PIN_CONTROL               (1ULL << 19)
45 #define ARCH_PERFMON_EVENTSEL_INT                       (1ULL << 20)
46 #define ARCH_PERFMON_EVENTSEL_ANY                       (1ULL << 21)
47 #define ARCH_PERFMON_EVENTSEL_ENABLE                    (1ULL << 22)
48 #define ARCH_PERFMON_EVENTSEL_INV                       (1ULL << 23)
49 #define ARCH_PERFMON_EVENTSEL_CMASK                     0xFF000000ULL
50
51 #define MSR_FSB_FREQ                    0x000000cd
52 #define MSR_NHM_PLATFORM_INFO           0x000000ce
53
54 #define MSR_NHM_SNB_PKG_CST_CFG_CTL     0x000000e2
55 #define NHM_C3_AUTO_DEMOTE              (1UL << 25)
56 #define NHM_C1_AUTO_DEMOTE              (1UL << 26)
57 #define ATM_LNC_C6_AUTO_DEMOTE          (1UL << 25)
58 #define SNB_C1_AUTO_UNDEMOTE            (1UL << 27)
59 #define SNB_C3_AUTO_UNDEMOTE            (1UL << 28)
60
61 #define MSR_MTRRcap                     0x000000fe
62 #define MSR_IA32_BBL_CR_CTL             0x00000119
63 #define MSR_IA32_BBL_CR_CTL3            0x0000011e
64
65 #define MSR_IA32_SYSENTER_CS            0x00000174
66 #define MSR_IA32_SYSENTER_ESP           0x00000175
67 #define MSR_IA32_SYSENTER_EIP           0x00000176
68
69 #define MSR_IA32_MCG_CAP                0x00000179
70 #define MSR_IA32_MCG_STATUS             0x0000017a
71 #define MSR_IA32_MCG_CTL                0x0000017b
72
73 #define MSR_OFFCORE_RSP_0               0x000001a6
74 #define MSR_OFFCORE_RSP_1               0x000001a7
75 #define MSR_NHM_TURBO_RATIO_LIMIT       0x000001ad
76 #define MSR_IVT_TURBO_RATIO_LIMIT       0x000001ae
77
78 #define MSR_LBR_SELECT                  0x000001c8
79 #define MSR_LBR_TOS                     0x000001c9
80 #define MSR_LBR_NHM_FROM                0x00000680
81 #define MSR_LBR_NHM_TO                  0x000006c0
82 #define MSR_LBR_CORE_FROM               0x00000040
83 #define MSR_LBR_CORE_TO                 0x00000060
84
85 #define MSR_IA32_PEBS_ENABLE            0x000003f1
86 #define MSR_P4_PEBS_MATRIX_VERT         0x000003f2
87 #define MSR_PEBS_LD_LAT_THRESHOLD       0x000003f6
88 #define MSR_IA32_DS_AREA                0x00000600
89 #define MSR_IA32_PERF_CAPABILITIES      0x00000345
90
91 #define MSR_MTRRfix64K_00000            0x00000250
92 #define MSR_MTRRfix16K_80000            0x00000258
93 #define MSR_MTRRfix16K_A0000            0x00000259
94 #define MSR_MTRRfix4K_C0000             0x00000268
95 #define MSR_MTRRfix4K_C8000             0x00000269
96 #define MSR_MTRRfix4K_D0000             0x0000026a
97 #define MSR_MTRRfix4K_D8000             0x0000026b
98 #define MSR_MTRRfix4K_E0000             0x0000026c
99 #define MSR_MTRRfix4K_E8000             0x0000026d
100 #define MSR_MTRRfix4K_F0000             0x0000026e
101 #define MSR_MTRRfix4K_F8000             0x0000026f
102 #define MSR_MTRRdefType                 0x000002ff
103
104 #define MSR_IA32_CR_PAT                 0x00000277
105
106 #define MSR_IA32_DEBUGCTLMSR            0x000001d9
107 #define MSR_IA32_LASTBRANCHFROMIP       0x000001db
108 #define MSR_IA32_LASTBRANCHTOIP         0x000001dc
109 #define MSR_IA32_LASTINTFROMIP          0x000001dd
110 #define MSR_IA32_LASTINTTOIP            0x000001de
111
112 /* X86 X2APIC registers */
113 #define MSR_LAPIC_ID                                    0x00000802
114 #define MSR_LAPIC_VERSION                               0x00000803
115 #define MSR_LAPIC_TPR                                   0x00000808
116 #define MSR_LAPIC_PPR                                   0x0000080a
117 #define MSR_LAPIC_EOI                                   0x0000080b
118 #define MSR_LAPIC_LDR                                   0x0000080d
119 #define MSR_LAPIC_SPURIOUS                              0x0000080f
120
121 #define MSR_LAPIC_ISR_31_0                              0x00000810
122 #define MSR_LAPIC_ISR_63_32                             0x00000811
123 #define MSR_LAPIC_ISR_95_64                             0x00000812
124 #define MSR_LAPIC_ISR_127_96                    0x00000813
125 #define MSR_LAPIC_ISR_159_128                   0x00000814
126 #define MSR_LAPIC_ISR_191_160                   0x00000815
127 #define MSR_LAPIC_ISR_223_192                   0x00000816
128 #define MSR_LAPIC_ISR_255_224                   0x00000817
129 // For easier looping
130 #define MSR_LAPIC_ISR_START                             MSR_LAPIC_ISR_31_0
131 #define MSR_LAPIC_ISR_END                               (MSR_LAPIC_ISR_255_224 + 1)
132
133 #define MSR_LAPIC_TMR_31_0                              0x00000818
134 #define MSR_LAPIC_TMR_63_32                             0x00000819
135 #define MSR_LAPIC_TMR_95_64                             0x0000081a
136 #define MSR_LAPIC_TMR_127_96                    0x0000081b
137 #define MSR_LAPIC_TMR_159_128                   0x0000081c
138 #define MSR_LAPIC_TMR_191_160                   0x0000081d
139 #define MSR_LAPIC_TMR_223_192                   0x0000081e
140 #define MSR_LAPIC_TMR_255_224                   0x0000081f
141 // For easier looping
142 #define MSR_LAPIC_TMR_START                             MSR_LAPIC_TMR_31_0
143 #define MSR_LAPIC_TMR_END                               (MSR_LAPIC_TMR_255_224 + 1)
144
145 #define MSR_LAPIC_IRR_31_0                              0x00000820
146 #define MSR_LAPIC_IRR_63_32                             0x00000821
147 #define MSR_LAPIC_IRR_95_64                             0x00000822
148 #define MSR_LAPIC_IRR_127_96                    0x00000823
149 #define MSR_LAPIC_IRR_159_128                   0x00000824
150 #define MSR_LAPIC_IRR_191_160                   0x00000825
151 #define MSR_LAPIC_IRR_223_192                   0x00000826
152 #define MSR_LAPIC_IRR_255_224                   0x00000827
153 // For easier looping
154 #define MSR_LAPIC_IRR_START                             MSR_LAPIC_IRR_31_0
155 #define MSR_LAPIC_IRR_END                               (MSR_LAPIC_IRR_255_224 + 1)
156
157 #define MSR_LAPIC_ESR                                   0x00000828
158 #define MSR_LAPIC_LVT_CMCI                              0x0000082f
159 #define MSR_LAPIC_ICR                                   0x00000830
160 #define MSR_LAPIC_LVT_TIMER                             0x00000832
161 #define MSR_LAPIC_LVT_THERMAL                   0x00000833
162 #define MSR_LAPIC_LVT_PERFMON                   0x00000834
163 #define MSR_LAPIC_LVT_LINT0                             0x00000835
164 #define MSR_LAPIC_LVT_LINT1                             0x00000836
165 #define MSR_LAPIC_LVT_ERROR_REG                 0x00000837
166 #define MSR_LAPIC_INITIAL_COUNT                 0x00000838
167 #define MSR_LAPIC_CURRENT_COUNT                 0x00000839
168 #define MSR_LAPIC_DIVIDE_CONFIG_REG             0x0000083e
169 #define MSR_LAPIC_SELF_IPI                              0x0000083f
170
171 #define MSR_LAPIC_END                                   (MSR_LAPIC_SELF_IPI + 1)
172
173 /* DEBUGCTLMSR bits (others vary by model): */
174 #define DEBUGCTLMSR_LBR                 (1UL <<  0)     /* last branch recording */
175 #define DEBUGCTLMSR_BTF                 (1UL <<  1)     /* single-step on branches */
176 #define DEBUGCTLMSR_TR                  (1UL <<  6)
177 #define DEBUGCTLMSR_BTS                 (1UL <<  7)
178 #define DEBUGCTLMSR_BTINT               (1UL <<  8)
179 #define DEBUGCTLMSR_BTS_OFF_OS          (1UL <<  9)
180 #define DEBUGCTLMSR_BTS_OFF_USR         (1UL << 10)
181 #define DEBUGCTLMSR_FREEZE_LBRS_ON_PMI  (1UL << 11)
182
183 #define MSR_IA32_MC0_CTL                0x00000400
184 #define MSR_IA32_MC0_STATUS             0x00000401
185 #define MSR_IA32_MC0_ADDR               0x00000402
186 #define MSR_IA32_MC0_MISC               0x00000403
187
188 /* C-state Residency Counters */
189 #define MSR_PKG_C3_RESIDENCY            0x000003f8
190 #define MSR_PKG_C6_RESIDENCY            0x000003f9
191 #define MSR_PKG_C7_RESIDENCY            0x000003fa
192 #define MSR_CORE_C3_RESIDENCY           0x000003fc
193 #define MSR_CORE_C6_RESIDENCY           0x000003fd
194 #define MSR_CORE_C7_RESIDENCY           0x000003fe
195 #define MSR_PKG_C2_RESIDENCY            0x0000060d
196 #define MSR_PKG_C8_RESIDENCY            0x00000630      /* HSW-ULT only */
197 #define MSR_PKG_C9_RESIDENCY            0x00000631      /* HSW-ULT only */
198 #define MSR_PKG_C10_RESIDENCY           0x00000632      /* HSW-ULT only */
199
200 /* Run Time Average Power Limiting (RAPL) Interface */
201
202 #define MSR_RAPL_POWER_UNIT             0x00000606
203
204 #define MSR_PKG_POWER_LIMIT             0x00000610
205 #define MSR_PKG_ENERGY_STATUS           0x00000611
206 #define MSR_PKG_PERF_STATUS             0x00000613
207 #define MSR_PKG_POWER_INFO              0x00000614
208
209 #define MSR_DRAM_POWER_LIMIT            0x00000618
210 #define MSR_DRAM_ENERGY_STATUS          0x00000619
211 #define MSR_DRAM_PERF_STATUS            0x0000061b
212 #define MSR_DRAM_POWER_INFO             0x0000061c
213
214 #define MSR_PP0_POWER_LIMIT             0x00000638
215 #define MSR_PP0_ENERGY_STATUS           0x00000639
216 #define MSR_PP0_POLICY                  0x0000063a
217 #define MSR_PP0_PERF_STATUS             0x0000063b
218
219 #define MSR_PP1_POWER_LIMIT             0x00000640
220 #define MSR_PP1_ENERGY_STATUS           0x00000641
221 #define MSR_PP1_POLICY                  0x00000642
222
223 #define MSR_AMD64_MC0_MASK              0xc0010044
224
225 #define MSR_IA32_MCx_CTL(x)             (MSR_IA32_MC0_CTL + 4*(x))
226 #define MSR_IA32_MCx_STATUS(x)          (MSR_IA32_MC0_STATUS + 4*(x))
227 #define MSR_IA32_MCx_ADDR(x)            (MSR_IA32_MC0_ADDR + 4*(x))
228 #define MSR_IA32_MCx_MISC(x)            (MSR_IA32_MC0_MISC + 4*(x))
229
230 #define MSR_AMD64_MCx_MASK(x)           (MSR_AMD64_MC0_MASK + (x))
231
232 /* These are consecutive and not in the normal 4er MCE bank block */
233 #define MSR_IA32_MC0_CTL2               0x00000280
234 #define MSR_IA32_MCx_CTL2(x)            (MSR_IA32_MC0_CTL2 + (x))
235
236 #define MSR_P6_PERFCTR0                 0x000000c1
237 #define MSR_P6_PERFCTR1                 0x000000c2
238 #define MSR_P6_EVNTSEL0                 0x00000186
239 #define MSR_P6_EVNTSEL1                 0x00000187
240
241 #define MSR_KNC_PERFCTR0               0x00000020
242 #define MSR_KNC_PERFCTR1               0x00000021
243 #define MSR_KNC_EVNTSEL0               0x00000028
244 #define MSR_KNC_EVNTSEL1               0x00000029
245
246 /* AMD64 MSRs. Not complete. See the architecture manual for a more
247    complete list. */
248
249 #define MSR_AMD64_PATCH_LEVEL           0x0000008b
250 #define MSR_AMD64_TSC_RATIO             0xc0000104
251 #define MSR_AMD64_NB_CFG                0xc001001f
252 #define MSR_AMD64_PATCH_LOADER          0xc0010020
253 #define MSR_AMD64_OSVW_ID_LENGTH        0xc0010140
254 #define MSR_AMD64_OSVW_STATUS           0xc0010141
255 #define MSR_AMD64_DC_CFG                0xc0011022
256 #define MSR_AMD64_IBSFETCHCTL           0xc0011030
257 #define MSR_AMD64_IBSFETCHLINAD         0xc0011031
258 #define MSR_AMD64_IBSFETCHPHYSAD        0xc0011032
259 #define MSR_AMD64_IBSFETCH_REG_COUNT    3
260 #define MSR_AMD64_IBSFETCH_REG_MASK     ((1UL<<MSR_AMD64_IBSFETCH_REG_COUNT)-1)
261 #define MSR_AMD64_IBSOPCTL              0xc0011033
262 #define MSR_AMD64_IBSOPRIP              0xc0011034
263 #define MSR_AMD64_IBSOPDATA             0xc0011035
264 #define MSR_AMD64_IBSOPDATA2            0xc0011036
265 #define MSR_AMD64_IBSOPDATA3            0xc0011037
266 #define MSR_AMD64_IBSDCLINAD            0xc0011038
267 #define MSR_AMD64_IBSDCPHYSAD           0xc0011039
268 #define MSR_AMD64_IBSOP_REG_COUNT       7
269 #define MSR_AMD64_IBSOP_REG_MASK        ((1UL<<MSR_AMD64_IBSOP_REG_COUNT)-1)
270 #define MSR_AMD64_IBSCTL                0xc001103a
271 #define MSR_AMD64_IBSBRTARGET           0xc001103b
272 #define MSR_AMD64_IBS_REG_COUNT_MAX     8       /* includes MSR_AMD64_IBSBRTARGET */
273
274 /* Fam 15h MSRs */
275 #define MSR_F15H_PERF_CTL               0xc0010200
276 #define MSR_F15H_PERF_CTR               0xc0010201
277
278 /* Fam 10h MSRs */
279 #define MSR_FAM10H_MMIO_CONF_BASE       0xc0010058
280 #define FAM10H_MMIO_CONF_ENABLE         (1<<0)
281 #define FAM10H_MMIO_CONF_BUSRANGE_MASK  0xf
282 #define FAM10H_MMIO_CONF_BUSRANGE_SHIFT 2
283 #define FAM10H_MMIO_CONF_BASE_MASK      0xfffffffULL
284 #define FAM10H_MMIO_CONF_BASE_SHIFT     20
285 #define MSR_FAM10H_NODE_ID              0xc001100c
286
287 /* K8 MSRs */
288 #define MSR_K8_TOP_MEM1                 0xc001001a
289 #define MSR_K8_TOP_MEM2                 0xc001001d
290 #define MSR_K8_SYSCFG                   0xc0010010
291 #define MSR_K8_INT_PENDING_MSG          0xc0010055
292 /* C1E active bits in int pending message */
293 #define K8_INTP_C1E_ACTIVE_MASK         0x18000000
294 #define MSR_K8_TSEG_ADDR                0xc0010112
295 #define K8_MTRRFIXRANGE_DRAM_ENABLE     0x00040000      /* MtrrFixDramEn bit    */
296 #define K8_MTRRFIXRANGE_DRAM_MODIFY     0x00080000      /* MtrrFixDramModEn bit */
297 #define K8_MTRR_RDMEM_WRMEM_MASK        0x18181818      /* Mask: RdMem|WrMem    */
298
299 /* K7 MSRs */
300 #define MSR_K7_EVNTSEL0                 0xc0010000
301 #define MSR_K7_PERFCTR0                 0xc0010004
302 #define MSR_K7_EVNTSEL1                 0xc0010001
303 #define MSR_K7_PERFCTR1                 0xc0010005
304 #define MSR_K7_EVNTSEL2                 0xc0010002
305 #define MSR_K7_PERFCTR2                 0xc0010006
306 #define MSR_K7_EVNTSEL3                 0xc0010003
307 #define MSR_K7_PERFCTR3                 0xc0010007
308 #define MSR_K7_CLK_CTL                  0xc001001b
309 #define MSR_K7_HWCR                     0xc0010015
310 #define MSR_K7_FID_VID_CTL              0xc0010041
311 #define MSR_K7_FID_VID_STATUS           0xc0010042
312
313 /* K6 MSRs */
314 #define MSR_K6_WHCR                     0xc0000082
315 #define MSR_K6_UWCCR                    0xc0000085
316 #define MSR_K6_EPMR                     0xc0000086
317 #define MSR_K6_PSOR                     0xc0000087
318 #define MSR_K6_PFIR                     0xc0000088
319
320 /* Centaur-Hauls/IDT defined MSRs. */
321 #define MSR_IDT_FCR1                    0x00000107
322 #define MSR_IDT_FCR2                    0x00000108
323 #define MSR_IDT_FCR3                    0x00000109
324 #define MSR_IDT_FCR4                    0x0000010a
325
326 #define MSR_IDT_MCR0                    0x00000110
327 #define MSR_IDT_MCR1                    0x00000111
328 #define MSR_IDT_MCR2                    0x00000112
329 #define MSR_IDT_MCR3                    0x00000113
330 #define MSR_IDT_MCR4                    0x00000114
331 #define MSR_IDT_MCR5                    0x00000115
332 #define MSR_IDT_MCR6                    0x00000116
333 #define MSR_IDT_MCR7                    0x00000117
334 #define MSR_IDT_MCR_CTRL                0x00000120
335
336 /* VIA Cyrix defined MSRs*/
337 #define MSR_VIA_FCR                     0x00001107
338 #define MSR_VIA_LONGHAUL                0x0000110a
339 #define MSR_VIA_RNG                     0x0000110b
340 #define MSR_VIA_BCR2                    0x00001147
341
342 /* Transmeta defined MSRs */
343 #define MSR_TMTA_LONGRUN_CTRL           0x80868010
344 #define MSR_TMTA_LONGRUN_FLAGS          0x80868011
345 #define MSR_TMTA_LRTI_READOUT           0x80868018
346 #define MSR_TMTA_LRTI_VOLT_MHZ          0x8086801a
347
348 /* Intel defined MSRs. */
349 #define MSR_IA32_P5_MC_ADDR             0x00000000
350 #define MSR_IA32_P5_MC_TYPE             0x00000001
351 #define MSR_IA32_TSC                    0x00000010
352 #define MSR_IA32_PLATFORM_ID            0x00000017
353 #define MSR_IA32_EBL_CR_POWERON         0x0000002a
354 #define MSR_EBC_FREQUENCY_ID            0x0000002c
355 #define MSR_IA32_FEATURE_CONTROL        0x0000003a
356 #define MSR_IA32_TSC_ADJUST             0x0000003b
357
358 #define FEATURE_CONTROL_LOCKED                          (1<<0)
359 #define FEATURE_CONTROL_VMXON_ENABLED_INSIDE_SMX        (1<<1)
360 #define FEATURE_CONTROL_VMXON_ENABLED_OUTSIDE_SMX       (1<<2)
361
362 #define MSR_IA32_APICBASE               0x0000001b
363 #define MSR_IA32_APICBASE_BSP           (1<<8)
364 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
365 #define MSR_IA32_APICBASE_BASE          (0xfffff<<12)
366
367 #define MSR_IA32_TSCDEADLINE            0x000006e0
368
369 #define MSR_IA32_UCODE_WRITE            0x00000079
370 #define MSR_IA32_UCODE_REV              0x0000008b
371
372 #define MSR_IA32_PERF_STATUS            0x00000198
373 #define MSR_IA32_PERF_CTL               0x00000199
374 #define MSR_AMD_PSTATE_DEF_BASE         0xc0010064
375 #define MSR_AMD_PERF_STATUS             0xc0010063
376 #define MSR_AMD_PERF_CTL                0xc0010062
377
378 #define MSR_IA32_MPERF                  0x000000e7
379 #define MSR_IA32_APERF                  0x000000e8
380
381 #define MSR_IA32_THERM_CONTROL          0x0000019a
382 #define MSR_IA32_THERM_INTERRUPT        0x0000019b
383
384 #define THERM_INT_HIGH_ENABLE           (1 << 0)
385 #define THERM_INT_LOW_ENABLE            (1 << 1)
386 #define THERM_INT_PLN_ENABLE            (1 << 24)
387
388 #define MSR_IA32_THERM_STATUS           0x0000019c
389
390 #define THERM_STATUS_PROCHOT            (1 << 0)
391 #define THERM_STATUS_POWER_LIMIT        (1 << 10)
392
393 #define MSR_THERM2_CTL                  0x0000019d
394
395 #define MSR_THERM2_CTL_TM_SELECT        (1ULL << 16)
396
397 #define MSR_IA32_MISC_ENABLE            0x000001a0
398
399 #define MSR_IA32_TEMPERATURE_TARGET     0x000001a2
400
401 #define MSR_IA32_ENERGY_PERF_BIAS       0x000001b0
402 #define ENERGY_PERF_BIAS_PERFORMANCE    0
403 #define ENERGY_PERF_BIAS_NORMAL         6
404 #define ENERGY_PERF_BIAS_POWERSAVE      15
405
406 #define MSR_IA32_PACKAGE_THERM_STATUS           0x000001b1
407
408 #define PACKAGE_THERM_STATUS_PROCHOT            (1 << 0)
409 #define PACKAGE_THERM_STATUS_POWER_LIMIT        (1 << 10)
410
411 #define MSR_IA32_PACKAGE_THERM_INTERRUPT        0x000001b2
412
413 #define PACKAGE_THERM_INT_HIGH_ENABLE           (1 << 0)
414 #define PACKAGE_THERM_INT_LOW_ENABLE            (1 << 1)
415 #define PACKAGE_THERM_INT_PLN_ENABLE            (1 << 24)
416
417 /* Thermal Thresholds Support */
418 #define THERM_INT_THRESHOLD0_ENABLE    (1 << 15)
419 #define THERM_SHIFT_THRESHOLD0        8
420 #define THERM_MASK_THRESHOLD0          (0x7f << THERM_SHIFT_THRESHOLD0)
421 #define THERM_INT_THRESHOLD1_ENABLE    (1 << 23)
422 #define THERM_SHIFT_THRESHOLD1        16
423 #define THERM_MASK_THRESHOLD1          (0x7f << THERM_SHIFT_THRESHOLD1)
424 #define THERM_STATUS_THRESHOLD0        (1 << 6)
425 #define THERM_LOG_THRESHOLD0           (1 << 7)
426 #define THERM_STATUS_THRESHOLD1        (1 << 8)
427 #define THERM_LOG_THRESHOLD1           (1 << 9)
428
429 /* MISC_ENABLE bits: architectural */
430 #define MSR_IA32_MISC_ENABLE_FAST_STRING        (1ULL << 0)
431 #define MSR_IA32_MISC_ENABLE_TCC                (1ULL << 1)
432 #define MSR_IA32_MISC_ENABLE_EMON               (1ULL << 7)
433 #define MSR_IA32_MISC_ENABLE_BTS_UNAVAIL        (1ULL << 11)
434 #define MSR_IA32_MISC_ENABLE_PEBS_UNAVAIL       (1ULL << 12)
435 #define MSR_IA32_MISC_ENABLE_ENHANCED_SPEEDSTEP (1ULL << 16)
436 #define MSR_IA32_MISC_ENABLE_MWAIT              (1ULL << 18)
437 #define MSR_IA32_MISC_ENABLE_LIMIT_CPUID        (1ULL << 22)
438 #define MSR_IA32_MISC_ENABLE_XTPR_DISABLE       (1ULL << 23)
439 #define MSR_IA32_MISC_ENABLE_XD_DISABLE         (1ULL << 34)
440
441 /* MISC_ENABLE bits: model-specific, meaning may vary from core to core */
442 #define MSR_IA32_MISC_ENABLE_X87_COMPAT         (1ULL << 2)
443 #define MSR_IA32_MISC_ENABLE_TM1                (1ULL << 3)
444 #define MSR_IA32_MISC_ENABLE_SPLIT_LOCK_DISABLE (1ULL << 4)
445 #define MSR_IA32_MISC_ENABLE_L3CACHE_DISABLE    (1ULL << 6)
446 #define MSR_IA32_MISC_ENABLE_SUPPRESS_LOCK      (1ULL << 8)
447 #define MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE   (1ULL << 9)
448 #define MSR_IA32_MISC_ENABLE_FERR               (1ULL << 10)
449 #define MSR_IA32_MISC_ENABLE_FERR_MULTIPLEX     (1ULL << 10)
450 #define MSR_IA32_MISC_ENABLE_TM2                (1ULL << 13)
451 #define MSR_IA32_MISC_ENABLE_ADJ_PREF_DISABLE   (1ULL << 19)
452 #define MSR_IA32_MISC_ENABLE_SPEEDSTEP_LOCK     (1ULL << 20)
453 #define MSR_IA32_MISC_ENABLE_L1D_CONTEXT        (1ULL << 24)
454 #define MSR_IA32_MISC_ENABLE_DCU_PREF_DISABLE   (1ULL << 37)
455 #define MSR_IA32_MISC_ENABLE_TURBO_DISABLE      (1ULL << 38)
456 #define MSR_IA32_MISC_ENABLE_IP_PREF_DISABLE    (1ULL << 39)
457
458 #define MSR_IA32_TSC_DEADLINE           0x000006E0
459
460 /* P4/Xeon+ specific */
461 #define MSR_IA32_MCG_EAX                0x00000180
462 #define MSR_IA32_MCG_EBX                0x00000181
463 #define MSR_IA32_MCG_ECX                0x00000182
464 #define MSR_IA32_MCG_EDX                0x00000183
465 #define MSR_IA32_MCG_ESI                0x00000184
466 #define MSR_IA32_MCG_EDI                0x00000185
467 #define MSR_IA32_MCG_EBP                0x00000186
468 #define MSR_IA32_MCG_ESP                0x00000187
469 #define MSR_IA32_MCG_EFLAGS             0x00000188
470 #define MSR_IA32_MCG_EIP                0x00000189
471 #define MSR_IA32_MCG_RESERVED           0x0000018a
472
473 /* Pentium IV performance counter MSRs */
474 #define MSR_P4_BPU_PERFCTR0             0x00000300
475 #define MSR_P4_BPU_PERFCTR1             0x00000301
476 #define MSR_P4_BPU_PERFCTR2             0x00000302
477 #define MSR_P4_BPU_PERFCTR3             0x00000303
478 #define MSR_P4_MS_PERFCTR0              0x00000304
479 #define MSR_P4_MS_PERFCTR1              0x00000305
480 #define MSR_P4_MS_PERFCTR2              0x00000306
481 #define MSR_P4_MS_PERFCTR3              0x00000307
482 #define MSR_P4_FLAME_PERFCTR0           0x00000308
483 #define MSR_P4_FLAME_PERFCTR1           0x00000309
484 #define MSR_P4_FLAME_PERFCTR2           0x0000030a
485 #define MSR_P4_FLAME_PERFCTR3           0x0000030b
486 #define MSR_P4_IQ_PERFCTR0              0x0000030c
487 #define MSR_P4_IQ_PERFCTR1              0x0000030d
488 #define MSR_P4_IQ_PERFCTR2              0x0000030e
489 #define MSR_P4_IQ_PERFCTR3              0x0000030f
490 #define MSR_P4_IQ_PERFCTR4              0x00000310
491 #define MSR_P4_IQ_PERFCTR5              0x00000311
492 #define MSR_P4_BPU_CCCR0                0x00000360
493 #define MSR_P4_BPU_CCCR1                0x00000361
494 #define MSR_P4_BPU_CCCR2                0x00000362
495 #define MSR_P4_BPU_CCCR3                0x00000363
496 #define MSR_P4_MS_CCCR0                 0x00000364
497 #define MSR_P4_MS_CCCR1                 0x00000365
498 #define MSR_P4_MS_CCCR2                 0x00000366
499 #define MSR_P4_MS_CCCR3                 0x00000367
500 #define MSR_P4_FLAME_CCCR0              0x00000368
501 #define MSR_P4_FLAME_CCCR1              0x00000369
502 #define MSR_P4_FLAME_CCCR2              0x0000036a
503 #define MSR_P4_FLAME_CCCR3              0x0000036b
504 #define MSR_P4_IQ_CCCR0                 0x0000036c
505 #define MSR_P4_IQ_CCCR1                 0x0000036d
506 #define MSR_P4_IQ_CCCR2                 0x0000036e
507 #define MSR_P4_IQ_CCCR3                 0x0000036f
508 #define MSR_P4_IQ_CCCR4                 0x00000370
509 #define MSR_P4_IQ_CCCR5                 0x00000371
510 #define MSR_P4_ALF_ESCR0                0x000003ca
511 #define MSR_P4_ALF_ESCR1                0x000003cb
512 #define MSR_P4_BPU_ESCR0                0x000003b2
513 #define MSR_P4_BPU_ESCR1                0x000003b3
514 #define MSR_P4_BSU_ESCR0                0x000003a0
515 #define MSR_P4_BSU_ESCR1                0x000003a1
516 #define MSR_P4_CRU_ESCR0                0x000003b8
517 #define MSR_P4_CRU_ESCR1                0x000003b9
518 #define MSR_P4_CRU_ESCR2                0x000003cc
519 #define MSR_P4_CRU_ESCR3                0x000003cd
520 #define MSR_P4_CRU_ESCR4                0x000003e0
521 #define MSR_P4_CRU_ESCR5                0x000003e1
522 #define MSR_P4_DAC_ESCR0                0x000003a8
523 #define MSR_P4_DAC_ESCR1                0x000003a9
524 #define MSR_P4_FIRM_ESCR0               0x000003a4
525 #define MSR_P4_FIRM_ESCR1               0x000003a5
526 #define MSR_P4_FLAME_ESCR0              0x000003a6
527 #define MSR_P4_FLAME_ESCR1              0x000003a7
528 #define MSR_P4_FSB_ESCR0                0x000003a2
529 #define MSR_P4_FSB_ESCR1                0x000003a3
530 #define MSR_P4_IQ_ESCR0                 0x000003ba
531 #define MSR_P4_IQ_ESCR1                 0x000003bb
532 #define MSR_P4_IS_ESCR0                 0x000003b4
533 #define MSR_P4_IS_ESCR1                 0x000003b5
534 #define MSR_P4_ITLB_ESCR0               0x000003b6
535 #define MSR_P4_ITLB_ESCR1               0x000003b7
536 #define MSR_P4_IX_ESCR0                 0x000003c8
537 #define MSR_P4_IX_ESCR1                 0x000003c9
538 #define MSR_P4_MOB_ESCR0                0x000003aa
539 #define MSR_P4_MOB_ESCR1                0x000003ab
540 #define MSR_P4_MS_ESCR0                 0x000003c0
541 #define MSR_P4_MS_ESCR1                 0x000003c1
542 #define MSR_P4_PMH_ESCR0                0x000003ac
543 #define MSR_P4_PMH_ESCR1                0x000003ad
544 #define MSR_P4_RAT_ESCR0                0x000003bc
545 #define MSR_P4_RAT_ESCR1                0x000003bd
546 #define MSR_P4_SAAT_ESCR0               0x000003ae
547 #define MSR_P4_SAAT_ESCR1               0x000003af
548 #define MSR_P4_SSU_ESCR0                0x000003be
549 #define MSR_P4_SSU_ESCR1                0x000003bf      /* guess: not in manual */
550
551 #define MSR_P4_TBPU_ESCR0               0x000003c2
552 #define MSR_P4_TBPU_ESCR1               0x000003c3
553 #define MSR_P4_TC_ESCR0                 0x000003c4
554 #define MSR_P4_TC_ESCR1                 0x000003c5
555 #define MSR_P4_U2L_ESCR0                0x000003b0
556 #define MSR_P4_U2L_ESCR1                0x000003b1
557
558 #define MSR_P4_PEBS_MATRIX_VERT         0x000003f2
559
560 /* Intel Core-based CPU performance counters */
561 #define MSR_CORE_PERF_FIXED_CTR0        0x00000309
562 #define MSR_CORE_PERF_FIXED_CTR1        0x0000030a
563 #define MSR_CORE_PERF_FIXED_CTR2        0x0000030b
564 #define MSR_CORE_PERF_FIXED_CTR_CTRL    0x0000038d
565 #define MSR_CORE_PERF_GLOBAL_STATUS     0x0000038e
566 #define MSR_CORE_PERF_GLOBAL_CTRL       0x0000038f
567 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL   0x00000390
568
569 /* Geode defined MSRs */
570 #define MSR_GEODE_BUSCONT_CONF0         0x00001900
571
572 /* Intel VT MSRs */
573 #define MSR_IA32_VMX_BASIC              0x00000480
574 #define MSR_IA32_VMX_PINBASED_CTLS      0x00000481
575 #define MSR_IA32_VMX_PROCBASED_CTLS     0x00000482
576 #define MSR_IA32_VMX_EXIT_CTLS          0x00000483
577 #define MSR_IA32_VMX_ENTRY_CTLS         0x00000484
578 #define MSR_IA32_VMX_MISC               0x00000485
579 #define MSR_IA32_VMX_CR0_FIXED0         0x00000486
580 #define MSR_IA32_VMX_CR0_FIXED1         0x00000487
581 #define MSR_IA32_VMX_CR4_FIXED0         0x00000488
582 #define MSR_IA32_VMX_CR4_FIXED1         0x00000489
583 #define MSR_IA32_VMX_VMCS_ENUM          0x0000048a
584 #define MSR_IA32_VMX_PROCBASED_CTLS2    0x0000048b
585 #define MSR_IA32_VMX_EPT_VPID_CAP       0x0000048c
586 #define MSR_IA32_VMX_TRUE_PINBASED_CTLS  0x0000048d
587 #define MSR_IA32_VMX_TRUE_PROCBASED_CTLS 0x0000048e
588 #define MSR_IA32_VMX_TRUE_EXIT_CTLS      0x0000048f
589 #define MSR_IA32_VMX_TRUE_ENTRY_CTLS     0x00000490
590
591 /* VMX_BASIC bits and bitmasks */
592 #define VMX_BASIC_VMCS_SIZE_SHIFT               32
593 #define VMX_BASIC_64                                    (1ULL << 48)
594 #define VMX_BASIC_MEM_TYPE_SHIFT                50
595 #define VMX_BASIC_MEM_TYPE_MASK                 (0xfULL << VMX_BASIC_MEM_TYPE_SHIFT)
596 #define VMX_BASIC_MEM_TYPE_WB                   6LLU
597 #define VMX_BASIC_INOUT                                 (1ULL << 54)
598 #define VMX_BASIC_TRUE_CTLS                             (1ULL << 55)
599
600 /* AMD-V MSRs */
601
602 #define MSR_VM_CR                       0xc0010114
603 #define MSR_VM_IGNNE                    0xc0010115
604 #define MSR_VM_HSAVE_PA                 0xc0010117