9ns: mnt: Don't use a 'bogus' struct
[akaros.git] / kern / arch / x86 / pmap.c
1 /* Copyright (c) 2009 The Regents of the University of California
2  * Barret Rhoden <brho@cs.berkeley.edu>
3  * See LICENSE for details.
4  *
5  * Physical memory managment, common to 32 and 64 bit */
6
7 #include <arch/x86.h>
8 #include <arch/arch.h>
9 #include <arch/mmu.h>
10 #include <arch/apic.h>
11
12 #include <error.h>
13 #include <sys/queue.h>
14
15 #include <atomic.h>
16 #include <string.h>
17 #include <assert.h>
18 #include <pmap.h>
19 #include <env.h>
20 #include <stdio.h>
21 #include <kmalloc.h>
22 #include <page_alloc.h>
23
24 bool enable_pse(void)
25 {
26         uint32_t edx, cr4;
27         cpuid(0x1, 0x0, 0, 0, 0, &edx);
28         if (edx & CPUID_PSE_SUPPORT) {
29                 cr4 = rcr4();
30                 cr4 |= CR4_PSE;
31                 lcr4(cr4);
32                 return 1;
33         } else
34                 return 0;
35 }
36
37 #define PAT_UC                                  0x00
38 #define PAT_WC                                  0x01
39 #define PAT_WT                                  0x04
40 #define PAT_WP                                  0x05
41 #define PAT_WB                                  0x06
42 #define PAT_UCm                                 0x07
43
44 static inline uint64_t mk_pat(int pat_idx, int type)
45 {
46         return (uint64_t)type << (8 * pat_idx);
47 }
48
49 static void pat_init(void)
50 {
51         uint64_t pat = 0;
52
53         /* Default PAT at boot:
54          *   0: WB, 1: WT, 2: UC-, 3: UC, 4: WB, 5: WT, 6: UC-, 7: UC
55          *
56          * We won't use PATs 4-7, but we'll at least enforce that they are set up
57          * the way we think they are.  I'd like to avoid using the PAT flag, since
58          * that is also the PTE_PS (jumbo) flag.  That means we can't use __PTE_PAT
59          * on jumbo pages, and we'd need to be careful whenever using any unorthodox
60          * types.  We're better off just not using it.
61          *
62          * We want WB, WT, WC, and either UC or UC- for our memory types.  (WT is
63          * actually optional at this point).  We'll use UC- instead of UC, since
64          * Linux uses that for their pgprot_noncached.  The UC- type is UC with the
65          * ability to override to WC via MTRR.  We don't use the MTRRs much yet, and
66          * hopefully won't.  The UC- will only matter if we do.
67          *
68          * No one should be using the __PTE_{PAT,PCD,PWT} bits directly, and
69          * everyone should use things like PTE_NOCACHE. */
70         pat |= mk_pat(0, PAT_WB);       /*           |           |           */
71         pat |= mk_pat(1, PAT_WT);       /*           |           | __PTE_PWT */
72         pat |= mk_pat(2, PAT_WC);       /*           | __PTE_PCD |           */
73         pat |= mk_pat(3, PAT_UCm);      /*           | __PTE_PCD | __PTE_PWT */
74         pat |= mk_pat(4, PAT_WB);       /* __PTE_PAT |           |           */
75         pat |= mk_pat(5, PAT_WT);       /* __PTE_PAT |           | __PTE_PWT */
76         pat |= mk_pat(6, PAT_UCm);      /* __PTE_PAT | __PTE_PCD |           */
77         pat |= mk_pat(7, PAT_UC);       /* __PTE_PAT | __PTE_PCD | __PTE_PWT */
78         write_msr(MSR_IA32_CR_PAT, pat);
79 }
80
81 // could consider having an API to allow these to dynamically change
82 // MTRRs are for physical, static ranges.  PAT are linear, more granular, and
83 // more dynamic
84 void setup_default_mtrrs(barrier_t* smp_barrier)
85 {
86         // disable interrupts
87         int8_t state = 0;
88         disable_irqsave(&state);
89         // barrier - if we're meant to do this for all cores, we'll be
90         // passed a pointer to an initialized barrier
91         if (smp_barrier)
92                 waiton_barrier(smp_barrier);
93
94         // disable caching      cr0: set CD and clear NW
95         lcr0((rcr0() | CR0_CD) & ~CR0_NW);
96         // flush caches
97         cache_flush();
98         // flush tlb
99         tlb_flush_global();
100         // disable MTRRs, and sets default type to WB (06)
101 #ifndef CONFIG_NOMTRRS
102         write_msr(IA32_MTRR_DEF_TYPE, 0x00000006);
103
104         // Now we can actually safely adjust the MTRRs
105         // MTRR for IO Holes (note these are 64 bit values we are writing)
106         // 0x000a0000 - 0x000c0000 : VGA - WC 0x01
107         write_msr(IA32_MTRR_PHYSBASE0, PTE_ADDR(VGAPHYSMEM) | 0x01);
108         // if we need to have a full 64bit val, use the UINT64 macro
109         write_msr(IA32_MTRR_PHYSMASK0, 0x0000000ffffe0800);
110         // 0x000c0000 - 0x00100000 : IO devices (and ROM BIOS) - UC 0x00
111         write_msr(IA32_MTRR_PHYSBASE1, PTE_ADDR(DEVPHYSMEM) | 0x00);
112         write_msr(IA32_MTRR_PHYSMASK1, 0x0000000ffffc0800);
113         // APIC/IOAPIC holes
114         /* Going to skip them, since we set their mode using PAT when we
115          * map them in
116          */
117         // make sure all other MTRR ranges are disabled (should be unnecessary)
118         write_msr(IA32_MTRR_PHYSMASK2, 0);
119         write_msr(IA32_MTRR_PHYSMASK3, 0);
120         write_msr(IA32_MTRR_PHYSMASK4, 0);
121         write_msr(IA32_MTRR_PHYSMASK5, 0);
122         write_msr(IA32_MTRR_PHYSMASK6, 0);
123         write_msr(IA32_MTRR_PHYSMASK7, 0);
124
125         // keeps default type to WB (06), turns MTRRs on, and turns off fixed ranges
126         write_msr(IA32_MTRR_DEF_TYPE, 0x00000806);
127 #endif
128         pat_init();
129         // reflush caches and TLB
130         cache_flush();
131         tlb_flush_global();
132         // turn on caching
133         lcr0(rcr0() & ~(CR0_CD | CR0_NW));
134         // barrier
135         if (smp_barrier)
136                 waiton_barrier(smp_barrier);
137         // enable interrupts
138         enable_irqsave(&state);
139 }
140
141 void invlpg(void *addr)
142 {
143         asm volatile("invlpg (%0)" : : "r" (addr) : "memory");
144         if (per_cpu_info[core_id()].vmx_enabled)
145                 ept_inval_addr((uintptr_t)addr);
146 }
147
148 void tlbflush(void)
149 {
150         unsigned long cr3;
151         asm volatile("mov %%cr3,%0" : "=r" (cr3));
152         asm volatile("mov %0,%%cr3" : : "r" (cr3));
153         if (per_cpu_info[core_id()].vmx_enabled)
154                 ept_inval_context();
155 }
156
157 /* Flushes a TLB, including global pages.  We should always have the CR4_PGE
158  * flag set, but just in case, we'll check.  Toggling this bit flushes the TLB.
159  */
160 void tlb_flush_global(void)
161 {
162         uint32_t cr4 = rcr4();
163         if (cr4 & CR4_PGE) {
164                 lcr4(cr4 & ~CR4_PGE);
165                 lcr4(cr4);
166         } else {
167                 lcr3(rcr3());
168         }
169         if (per_cpu_info[core_id_early()].vmx_enabled)
170                 ept_inval_global();
171 }