perf: Report errors when counter setup fails
[akaros.git] / kern / arch / x86 / perfmon.c
1 /* Copyright (c) 2015 Google Inc
2  * Davide Libenzi <dlibenzi@google.com>
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  *
6  * Manages the setting and reading of hardware perf counters across all cores,
7  * including generating samples in response to counter overflow interrupts.
8  *
9  * The hardware interface is pretty straightforward - it's mostly setting and
10  * unsetting fixed and unfixed events, sometimes with interrupts and trigger
11  * counts.
12  *
13  * The 'command' to the cores is a struct perfmon_alloc.  This tells the core
14  * which event to set up (this is the perfmon_event).  The cores respond in
15  * counters[], saying which of their counters it is using for that event.  If
16  * the cores are given different alloc requests, it is possible that they might
17  * choose different counters[] for the same event.
18  *
19  * These perfmon_allocs are collected in a perfmon_session.  The session is just
20  * a bunch of allocs, which are referred to by index (the 'ped').  Currently,
21  * the session is grabbed by whoever opens the perf FD in devarch, and closed
22  * when that FD is closed.  They are 1:1 with devarch's perf_contexts.
23  *
24  * The values for the counters are extracted with perfmon_get_event_status(),
25  * which uses a struct perfmon_status to collect the results.  We pass the
26  * perfmon_alloc as part of the perfmon_status_env, since we need to tell the
27  * core which counter we're talking about.
28  *
29  * You can have multiple sessions, but if you try to install the same counter in
30  * multiple, concurrent sessions, the hardware might complain (it definitely
31  * will if it is a fixed event). */
32
33 #include <sys/types.h>
34 #include <arch/ros/msr-index.h>
35 #include <arch/ros/membar.h>
36 #include <arch/x86.h>
37 #include <arch/msr.h>
38 #include <arch/uaccess.h>
39 #include <ros/errno.h>
40 #include <assert.h>
41 #include <trap.h>
42 #include <smp.h>
43 #include <atomic.h>
44 #include <core_set.h>
45 #include <percpu.h>
46 #include <kmalloc.h>
47 #include <err.h>
48 #include <string.h>
49 #include <profiler.h>
50 #include <arch/perfmon.h>
51
52 #define FIXCNTR_NBITS 4
53 #define FIXCNTR_MASK (((uint64_t) 1 << FIXCNTR_NBITS) - 1)
54
55 struct perfmon_cpu_context {
56         spinlock_t lock;
57         struct perfmon_event counters[MAX_VAR_COUNTERS];
58         struct perfmon_event fixed_counters[MAX_FIX_COUNTERS];
59 };
60
61 struct perfmon_status_env {
62         struct perfmon_alloc *pa;
63         struct perfmon_status *pef;
64 };
65
66 static struct perfmon_cpu_caps cpu_caps;
67 static DEFINE_PERCPU(struct perfmon_cpu_context, counters_env);
68 DEFINE_PERCPU_INIT(perfmon_counters_env_init);
69
70 static void perfmon_counters_env_init(void)
71 {
72         for (int i = 0; i < num_cores; i++) {
73                 struct perfmon_cpu_context *cctx = _PERCPU_VARPTR(counters_env, i);
74
75                 spinlock_init_irqsave(&cctx->lock);
76         }
77 }
78
79 static void perfmon_read_cpu_caps(struct perfmon_cpu_caps *pcc)
80 {
81         uint32_t a, b, c, d;
82
83         cpuid(0x0a, 0, &a, &b, &c, &d);
84
85         pcc->proc_arch_events = a >> 24;
86         pcc->bits_x_counter = (a >> 16) & 0xff;
87         pcc->counters_x_proc = (a >> 8) & 0xff;
88         pcc->bits_x_fix_counter = (d >> 5) & 0xff;
89         pcc->fix_counters_x_proc = d & 0x1f;
90         pcc->perfmon_version = a & 0xff;
91 }
92
93 static void perfmon_enable_event(int idx, uint64_t event)
94 {
95         uint64_t gctrl;
96
97         /* Events need to be enabled in both MSRs */
98         write_msr(MSR_ARCH_PERFMON_EVENTSEL0 + idx, event);
99         gctrl = read_msr(MSR_CORE_PERF_GLOBAL_CTRL);
100         write_msr(MSR_CORE_PERF_GLOBAL_CTRL, gctrl | (1 << idx));
101 }
102
103 static void perfmon_disable_event(int idx)
104 {
105         uint64_t gctrl;
106
107         /* Events can be disabled in either location.  We could just clear the
108          * global ctrl, but we use the contents of EVENTSEL to say if the counter is
109          * available or not. */
110         write_msr(MSR_ARCH_PERFMON_EVENTSEL0 + idx, 0);
111         gctrl = read_msr(MSR_CORE_PERF_GLOBAL_CTRL);
112         write_msr(MSR_CORE_PERF_GLOBAL_CTRL, gctrl & ~(1 << idx));
113 }
114
115 static bool perfmon_event_available(uint32_t idx)
116 {
117         return read_msr(MSR_ARCH_PERFMON_EVENTSEL0 + idx) == 0;
118 }
119
120 /* Helper.  Given an event, a fixed counter index, and the contents of the fixed
121  * counter ctl MSR, output the value for the fixed counter ctl that will enable
122  * the event at idx. */
123 static uint64_t perfmon_apply_fixevent_mask(uint64_t event, int idx,
124                                             uint64_t base)
125 {
126         uint64_t m = 0;
127
128         if (PMEV_GET_OS(event))
129                 m |= (1 << 0);
130         if (PMEV_GET_USR(event))
131                 m |= (1 << 1);
132         if (PMEV_GET_ANYTH(event) && (cpu_caps.perfmon_version >= 3))
133                 m |= (1 << 2);
134         if (PMEV_GET_INTEN(event))
135                 m |= (1 << 3);
136         /* Enable enforcement: we need at least one bit set so that this fixed
137          * counter appears to be in use. */
138         if (PMEV_GET_EN(event) && !PMEV_GET_OS(event) && !PMEV_GET_USR(event))
139                 m |= (1 << 0) | (1 << 1);
140
141         m <<= idx * FIXCNTR_NBITS;
142         m |= base & ~(FIXCNTR_MASK << (idx * FIXCNTR_NBITS));
143
144         return m;
145 }
146
147 /* These helpers take the fxctrl_value to save on a rdmsr. */
148 static void perfmon_enable_fix_event(int idx, uint64_t event,
149                                      uint64_t fxctrl_value)
150 {
151         uint64_t gctrl, fx;
152
153         /* Enable in both locations: the bits in FIXED and the bit in GLOBAL. */
154         fx = perfmon_apply_fixevent_mask(event, idx, fxctrl_value);
155         write_msr(MSR_CORE_PERF_FIXED_CTR_CTRL, fx);
156         gctrl = read_msr(MSR_CORE_PERF_GLOBAL_CTRL);
157         write_msr(MSR_CORE_PERF_GLOBAL_CTRL, gctrl | ((uint64_t) 1 << (32 + idx)));
158 }
159
160 static void perfmon_disable_fix_event(int idx, uint64_t fxctrl_value)
161 {
162         uint64_t gctrl;
163
164         /* Events can be disabled in either location.  We could just clear the
165          * global ctrl, but we use the bits of fxctlr to say if the counter is
166          * available or not. */
167         write_msr(MSR_CORE_PERF_FIXED_CTR_CTRL,
168                   fxctrl_value & ~(FIXCNTR_MASK << (idx * FIXCNTR_NBITS)));
169         gctrl = read_msr(MSR_CORE_PERF_GLOBAL_CTRL);
170         write_msr(MSR_CORE_PERF_GLOBAL_CTRL, gctrl & ~((uint64_t) 1 << (32 + idx)));
171 }
172
173 static bool perfmon_fix_event_available(uint32_t idx, uint64_t fxctrl_value)
174 {
175         return (fxctrl_value & (FIXCNTR_MASK << (idx * FIXCNTR_NBITS))) == 0;
176 }
177
178 /* Helper to set a fixed perfcounter to trigger/overflow after count events.
179  * Anytime you set a perfcounter to something non-zero, you need to use this
180  * helper. */
181 static void perfmon_set_fixed_trigger(unsigned int idx, uint64_t count)
182 {
183         int64_t write_val = -(int64_t)count;
184
185         write_val &= (1ULL << cpu_caps.bits_x_fix_counter) - 1;
186         write_msr(MSR_CORE_PERF_FIXED_CTR0 + idx, write_val);
187 }
188
189 /* Helper to set a regular perfcounter to trigger/overflow after count events.
190  * Anytime you set a perfcounter to something non-zero, you ought to use this
191  * helper. */
192 static void perfmon_set_unfixed_trigger(unsigned int idx, uint64_t count)
193 {
194         int64_t write_val = -(int64_t)count;
195
196         write_val &= (1ULL << cpu_caps.bits_x_counter) - 1;
197         write_msr(MSR_IA32_PERFCTR0 + idx, write_val);
198 }
199
200 /* Helper: sets errno/errstr based on the error code returned from the core.  We
201  * don't have a great way to get errors back from smp_do_in_cores() commands.
202  * We use negative counter values (e.g. i = -EBUSY) to signal an error of a
203  * certain type.  This converts that to something useful for userspace. */
204 static void perfmon_convert_error(int err_code, int core_id)
205 {
206         switch (err_code) {
207         case EBUSY:
208                 set_error(err_code, "Fixed perf counter is busy on core %d", core_id);
209                 break;
210         case ENOSPC:
211                 set_error(err_code, "Perf counter idx out of range on core %d",
212                           core_id);
213                 break;
214         case ENOENT:
215                 set_error(err_code, "Perf counter not set on core %d", core_id);
216                 break;
217         default:
218                 set_error(err_code, "Unknown perf counter error on core %d", core_id);
219                 break;
220         };
221 }
222
223 static void perfmon_do_cores_alloc(void *opaque)
224 {
225         struct perfmon_alloc *pa = (struct perfmon_alloc *) opaque;
226         struct perfmon_cpu_context *cctx = PERCPU_VARPTR(counters_env);
227         int i;
228         struct perfmon_event *pev;
229
230         spin_lock_irqsave(&cctx->lock);
231         if (perfmon_is_fixed_event(&pa->ev)) {
232                 uint64_t fxctrl_value = read_msr(MSR_CORE_PERF_FIXED_CTR_CTRL);
233
234                 i = PMEV_GET_EVENT(pa->ev.event);
235                 if (i >= (int) cpu_caps.fix_counters_x_proc) {
236                         i = -ENOSPC;
237                 } else if (!perfmon_fix_event_available(i, fxctrl_value)) {
238                         i = -EBUSY;
239                 } else {
240                         /* Keep a copy of pa->ev for later.  pa is read-only and shared. */
241                         cctx->fixed_counters[i] = pa->ev;
242                         pev = &cctx->fixed_counters[i];
243                         if (PMEV_GET_INTEN(pev->event))
244                                 perfmon_set_fixed_trigger(i, pev->trigger_count);
245                         else
246                                 write_msr(MSR_CORE_PERF_FIXED_CTR0 + i, 0);
247                         write_msr(MSR_CORE_PERF_GLOBAL_OVF_CTRL, 1ULL << (32 + i));
248                         perfmon_enable_fix_event(i, pev->event, fxctrl_value);
249                 }
250         } else {
251                 for (i = 0; i < (int) cpu_caps.counters_x_proc; i++) {
252                         if (cctx->counters[i].event == 0) {
253                                 /* kernel bug if the MSRs don't agree with our bookkeeping */
254                                 assert(perfmon_event_available(i));
255                                 break;
256                         }
257                 }
258                 if (i < (int) cpu_caps.counters_x_proc) {
259                         cctx->counters[i] = pa->ev;
260                         pev = &cctx->counters[i];
261                         if (PMEV_GET_INTEN(pev->event))
262                                 perfmon_set_unfixed_trigger(i, pev->trigger_count);
263                         else
264                                 write_msr(MSR_IA32_PERFCTR0 + i, 0);
265                         write_msr(MSR_CORE_PERF_GLOBAL_OVF_CTRL, 1ULL << i);
266                         perfmon_enable_event(i, pev->event);
267                 } else {
268                         i = -ENOSPC;
269                 }
270         }
271         spin_unlock_irqsave(&cctx->lock);
272
273         pa->cores_counters[core_id()] = (counter_t) i;
274 }
275
276 static void perfmon_do_cores_free(void *opaque)
277 {
278         struct perfmon_alloc *pa = (struct perfmon_alloc *) opaque;
279         struct perfmon_cpu_context *cctx = PERCPU_VARPTR(counters_env);
280         int err = 0, coreno = core_id();
281         counter_t ccno = pa->cores_counters[coreno];
282
283         spin_lock_irqsave(&cctx->lock);
284         if (perfmon_is_fixed_event(&pa->ev)) {
285                 uint64_t fxctrl_value = read_msr(MSR_CORE_PERF_FIXED_CTR_CTRL);
286
287                 if ((ccno >= cpu_caps.fix_counters_x_proc) ||
288                     perfmon_fix_event_available(ccno, fxctrl_value)) {
289                         err = -ENOENT;
290                 } else {
291                         perfmon_init_event(&cctx->fixed_counters[ccno]);
292                         perfmon_disable_fix_event((int) ccno, fxctrl_value);
293                         write_msr(MSR_CORE_PERF_FIXED_CTR0 + ccno, 0);
294                 }
295         } else {
296                 if (ccno < (int) cpu_caps.counters_x_proc) {
297                         perfmon_init_event(&cctx->counters[ccno]);
298                         perfmon_disable_event((int) ccno);
299                         write_msr(MSR_IA32_PERFCTR0 + ccno, 0);
300                 } else {
301                         err = -ENOENT;
302                 }
303         }
304         spin_unlock_irqsave(&cctx->lock);
305
306         pa->cores_counters[coreno] = (counter_t) err;
307 }
308
309 static void perfmon_do_cores_status(void *opaque)
310 {
311         struct perfmon_status_env *env = (struct perfmon_status_env *) opaque;
312         struct perfmon_cpu_context *cctx = PERCPU_VARPTR(counters_env);
313         int coreno = core_id();
314         counter_t ccno = env->pa->cores_counters[coreno];
315
316         spin_lock_irqsave(&cctx->lock);
317         if (perfmon_is_fixed_event(&env->pa->ev))
318                 env->pef->cores_values[coreno] =
319                     read_msr(MSR_CORE_PERF_FIXED_CTR0 + ccno);
320         else
321                 env->pef->cores_values[coreno] =
322                     read_msr(MSR_IA32_PERFCTR0 + ccno);
323         spin_unlock_irqsave(&cctx->lock);
324 }
325
326 static void perfmon_setup_alloc_core_set(const struct perfmon_alloc *pa,
327                                          struct core_set *cset)
328 {
329         int i;
330
331         core_set_init(cset);
332         for (i = 0; i < num_cores; i++) {
333                 if (pa->cores_counters[i] >= 0)
334                         core_set_setcpu(cset, i);
335         }
336 }
337
338 static void perfmon_cleanup_cores_alloc(struct perfmon_alloc *pa)
339 {
340         struct core_set cset;
341
342         perfmon_setup_alloc_core_set(pa, &cset);
343         smp_do_in_cores(&cset, perfmon_do_cores_free, pa);
344 }
345
346 static void perfmon_free_alloc(struct perfmon_alloc *pa)
347 {
348         kfree(pa);
349 }
350
351 static void perfmon_destroy_alloc(struct perfmon_alloc *pa)
352 {
353         perfmon_cleanup_cores_alloc(pa);
354         perfmon_free_alloc(pa);
355 }
356
357 static struct perfmon_alloc *perfmon_create_alloc(const struct perfmon_event *pev)
358 {
359         int i;
360         struct perfmon_alloc *pa = kzmalloc(sizeof(struct perfmon_alloc) +
361                                                 num_cores * sizeof(counter_t),
362                                             MEM_WAIT);
363
364         pa->ev = *pev;
365         for (i = 0; i < num_cores; i++)
366                 pa->cores_counters[i] = INVALID_COUNTER;
367
368         return pa;
369 }
370
371 static struct perfmon_status *perfmon_status_alloc(void)
372 {
373         struct perfmon_status *pef = kzmalloc(sizeof(struct perfmon_status) +
374                                                   num_cores * sizeof(uint64_t),
375                                               MEM_WAIT);
376
377         return pef;
378 }
379
380 static void perfmon_arm_irq(void)
381 {
382         apicrput(MSR_LAPIC_LVT_PERFMON, IdtLAPIC_PCINT);
383 }
384
385 bool perfmon_supported(void)
386 {
387         return cpu_caps.perfmon_version >= 2;
388 }
389
390 void perfmon_global_init(void)
391 {
392         perfmon_read_cpu_caps(&cpu_caps);
393 }
394
395 void perfmon_pcpu_init(void)
396 {
397         int i;
398
399         if (!perfmon_supported())
400                 return;
401         /* Enable user level access to the performance counters */
402         lcr4(rcr4() | CR4_PCE);
403
404         /* Reset all the counters and selectors to zero.
405          */
406         write_msr(MSR_CORE_PERF_GLOBAL_CTRL, 0);
407         for (i = 0; i < (int) cpu_caps.counters_x_proc; i++) {
408                 write_msr(MSR_ARCH_PERFMON_EVENTSEL0 + i, 0);
409                 write_msr(MSR_IA32_PERFCTR0 + i, 0);
410         }
411         write_msr(MSR_CORE_PERF_FIXED_CTR_CTRL, 0);
412         for (i = 0; i < (int) cpu_caps.fix_counters_x_proc; i++)
413                 write_msr(MSR_CORE_PERF_FIXED_CTR0 + i, 0);
414
415         perfmon_arm_irq();
416 }
417
418 static uint64_t perfmon_make_sample_event(const struct perfmon_event *pev)
419 {
420         return pev->user_data;
421 }
422
423 void perfmon_interrupt(struct hw_trapframe *hw_tf, void *data)
424 {
425         int i;
426         struct perfmon_cpu_context *cctx = PERCPU_VARPTR(counters_env);
427         uint64_t gctrl, status;
428
429         spin_lock_irqsave(&cctx->lock);
430         /* We need to save the global control status, because we need to disable
431          * counters in order to be able to reset their values.
432          * We will restore the global control status on exit.
433          */
434         status = read_msr(MSR_CORE_PERF_GLOBAL_STATUS);
435         gctrl = read_msr(MSR_CORE_PERF_GLOBAL_CTRL);
436         write_msr(MSR_CORE_PERF_GLOBAL_CTRL, 0);
437         for (i = 0; i < (int) cpu_caps.counters_x_proc; i++) {
438                 if (status & ((uint64_t) 1 << i)) {
439                         if (cctx->counters[i].event) {
440                                 profiler_add_hw_sample(
441                                     hw_tf, perfmon_make_sample_event(cctx->counters + i));
442                                 perfmon_set_unfixed_trigger(i, cctx->counters[i].trigger_count);
443                         }
444                 }
445         }
446         for (i = 0; i < (int) cpu_caps.fix_counters_x_proc; i++) {
447                 if (status & ((uint64_t) 1 << (32 + i))) {
448                         if (cctx->fixed_counters[i].event) {
449                                 profiler_add_hw_sample(
450                                     hw_tf, perfmon_make_sample_event(cctx->fixed_counters + i));
451                                 perfmon_set_fixed_trigger(i,
452                                         cctx->fixed_counters[i].trigger_count);
453                         }
454                 }
455         }
456         write_msr(MSR_CORE_PERF_GLOBAL_OVF_CTRL, status);
457         write_msr(MSR_CORE_PERF_GLOBAL_CTRL, gctrl);
458         spin_unlock_irqsave(&cctx->lock);
459
460         /* We need to re-arm the IRQ as the PFM IRQ gets masked on trigger.
461          * Note that KVM and real HW seems to be doing two different things WRT
462          * re-arming the IRQ. KVM re-arms does not mask the IRQ, while real HW does.
463          */
464         perfmon_arm_irq();
465 }
466
467 void perfmon_get_cpu_caps(struct perfmon_cpu_caps *pcc)
468 {
469         memcpy(pcc, &cpu_caps, sizeof(*pcc));
470 }
471
472 static int perfmon_install_session_alloc(struct perfmon_session *ps,
473                                          struct perfmon_alloc *pa)
474 {
475         qlock(&ps->qlock);
476         for (int i = 0; i < ARRAY_SIZE(ps->allocs); i++) {
477                 if (!ps->allocs[i]) {
478                         ps->allocs[i] = pa;
479                         qunlock(&ps->qlock);
480                         return i;
481                 }
482         }
483         qunlock(&ps->qlock);
484         error(ENFILE, "Too many perf allocs in the session");
485 }
486
487 int perfmon_open_event(const struct core_set *cset, struct perfmon_session *ps,
488                        const struct perfmon_event *pev)
489 {
490         ERRSTACK(1);
491         int i;
492         struct perfmon_alloc *pa = perfmon_create_alloc(pev);
493
494         if (waserror()) {
495                 perfmon_destroy_alloc(pa);
496                 nexterror();
497         }
498         /* Ensure we're turning on the event.  The user could have forgotten to set
499          * it.  Our tracking of whether or not a counter is in use depends on it
500          * being enabled, or at least that some bit is set. */
501         PMEV_SET_EN(pa->ev.event, 1);
502         smp_do_in_cores(cset, perfmon_do_cores_alloc, pa);
503
504         for (i = 0; i < num_cores; i++) {
505                 if (core_set_getcpu(cset, i)) {
506                         counter_t ccno = pa->cores_counters[i];
507
508                         if (unlikely(ccno < 0)) {
509                                 perfmon_destroy_alloc(pa);
510                                 perfmon_convert_error(-(int)ccno, i);
511                                 return -1;
512                         }
513                 }
514         }
515         /* The perfmon_alloc data structure will not be visible to userspace,
516          * until the perfmon_install_session_alloc() completes, and at that
517          * time the smp_do_in_cores(perfmon_do_cores_alloc) will have run on
518          * all cores.
519          * The perfmon_alloc data structure will never be changed once published.
520          */
521         i = perfmon_install_session_alloc(ps, pa);
522         poperror();
523
524         return i;
525 }
526
527 /* Helper, looks up a pa, given ped.  Hold the qlock. */
528 static struct perfmon_alloc *__lookup_pa(struct perfmon_session *ps, int ped)
529 {
530         struct perfmon_alloc *pa;
531
532         if (unlikely((ped < 0) || (ped >= ARRAY_SIZE(ps->allocs))))
533                 error(EBADFD, "Perf event %d out of range", ped);
534         pa = ps->allocs[ped];
535         if (!pa)
536                 error(ENOENT, "No perf alloc for event %d", ped);
537         return pa;
538 }
539
540 void perfmon_close_event(struct perfmon_session *ps, int ped)
541 {
542         ERRSTACK(1);
543         struct perfmon_alloc *pa;
544
545         qlock(&ps->qlock);
546         if (waserror()) {
547                 qunlock(&ps->qlock);
548                 nexterror();
549         };
550         /* lookup does the error checking */
551         pa = __lookup_pa(ps, ped);
552         ps->allocs[ped] = NULL;
553         poperror();
554         qunlock(&ps->qlock);
555         perfmon_destroy_alloc(pa);
556 }
557
558 /* Fetches the status (i.e. PMU counters) of event ped from all applicable
559  * cores.  Returns a perfmon_status, which the caller should free. */
560 struct perfmon_status *perfmon_get_event_status(struct perfmon_session *ps,
561                                                 int ped)
562 {
563         ERRSTACK(1);
564         struct core_set cset;
565         struct perfmon_status_env env;
566
567         /* qlock keeps the PA alive.  We don't want to spin, since the spinners
568          * might prevent the smp_do_in_cores(), resulting in a deadlock. */
569         qlock(&ps->qlock);
570         if (waserror()) {
571                 qunlock(&ps->qlock);
572                 nexterror();
573         };
574         env.pa = __lookup_pa(ps, ped);
575         env.pef = perfmon_status_alloc();
576
577         perfmon_setup_alloc_core_set(env.pa, &cset);
578         smp_do_in_cores(&cset, perfmon_do_cores_status, &env);
579
580         poperror();
581         qunlock(&ps->qlock);
582
583         return env.pef;
584 }
585
586 void perfmon_free_event_status(struct perfmon_status *pef)
587 {
588         kfree(pef);
589 }
590
591 struct perfmon_session *perfmon_create_session(void)
592 {
593         struct perfmon_session *ps = kzmalloc(sizeof(struct perfmon_session),
594                                               MEM_WAIT);
595
596         qlock_init(&ps->qlock);
597         return ps;
598 }
599
600 void perfmon_close_session(struct perfmon_session *ps)
601 {
602         struct perfmon_alloc *pa;
603
604         for (int i = 0; i < ARRAY_SIZE(ps->allocs); i++) {
605                 pa = ps->allocs[i];
606                 if (pa)
607                         perfmon_destroy_alloc(pa);
608         }
609         kfree(ps);
610 }