perf: x86: Fix GPF with bad events
[akaros.git] / kern / arch / x86 / perfmon.c
1 /* Copyright (c) 2015 Google Inc
2  * Davide Libenzi <dlibenzi@google.com>
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  *
6  * Manages the setting and reading of hardware perf counters across all cores,
7  * including generating samples in response to counter overflow interrupts.
8  *
9  * The hardware interface is pretty straightforward - it's mostly setting and
10  * unsetting fixed and unfixed events, sometimes with interrupts and trigger
11  * counts.
12  *
13  * The 'command' to the cores is a struct perfmon_alloc.  This tells the core
14  * which event to set up (this is the perfmon_event).  The cores respond in
15  * counters[], saying which of their counters it is using for that event.  If
16  * the cores are given different alloc requests, it is possible that they might
17  * choose different counters[] for the same event.
18  *
19  * These perfmon_allocs are collected in a perfmon_session.  The session is just
20  * a bunch of allocs, which are referred to by index (the 'ped').  Currently,
21  * the session is grabbed by whoever opens the perf FD in devarch, and closed
22  * when that FD is closed.  They are 1:1 with devarch's perf_contexts.
23  *
24  * The values for the counters are extracted with perfmon_get_event_status(),
25  * which uses a struct perfmon_status to collect the results.  We pass the
26  * perfmon_alloc as part of the perfmon_status_env, since we need to tell the
27  * core which counter we're talking about.
28  *
29  * You can have multiple sessions, but if you try to install the same counter in
30  * multiple, concurrent sessions, the hardware might complain (it definitely
31  * will if it is a fixed event). */
32
33 #include <sys/types.h>
34 #include <arch/ros/msr-index.h>
35 #include <arch/ros/membar.h>
36 #include <arch/x86.h>
37 #include <arch/msr.h>
38 #include <arch/uaccess.h>
39 #include <ros/errno.h>
40 #include <assert.h>
41 #include <trap.h>
42 #include <smp.h>
43 #include <atomic.h>
44 #include <core_set.h>
45 #include <percpu.h>
46 #include <kmalloc.h>
47 #include <err.h>
48 #include <string.h>
49 #include <profiler.h>
50 #include <arch/perfmon.h>
51
52 #define FIXCNTR_NBITS 4
53 #define FIXCNTR_MASK (((uint64_t) 1 << FIXCNTR_NBITS) - 1)
54
55 struct perfmon_cpu_context {
56         spinlock_t lock;
57         struct perfmon_event counters[MAX_VAR_COUNTERS];
58         struct perfmon_event fixed_counters[MAX_FIX_COUNTERS];
59 };
60
61 struct perfmon_status_env {
62         struct perfmon_alloc *pa;
63         struct perfmon_status *pef;
64 };
65
66 static struct perfmon_cpu_caps cpu_caps;
67 static DEFINE_PERCPU(struct perfmon_cpu_context, counters_env);
68 DEFINE_PERCPU_INIT(perfmon_counters_env_init);
69
70 #define PROFILER_BT_DEPTH 16
71
72 struct sample_snapshot {
73         struct user_context                     ctx;
74         uintptr_t                                       pc_list[PROFILER_BT_DEPTH];
75         size_t                                          nr_pcs;
76 };
77 static DEFINE_PERCPU(struct sample_snapshot, sample_snapshots);
78
79 static void perfmon_counters_env_init(void)
80 {
81         for (int i = 0; i < num_cores; i++) {
82                 struct perfmon_cpu_context *cctx = _PERCPU_VARPTR(counters_env, i);
83
84                 spinlock_init_irqsave(&cctx->lock);
85         }
86 }
87
88 static void perfmon_read_cpu_caps(struct perfmon_cpu_caps *pcc)
89 {
90         uint32_t a, b, c, d;
91
92         cpuid(0x0a, 0, &a, &b, &c, &d);
93
94         pcc->proc_arch_events = a >> 24;
95         pcc->bits_x_counter = (a >> 16) & 0xff;
96         pcc->counters_x_proc = (a >> 8) & 0xff;
97         pcc->bits_x_fix_counter = (d >> 5) & 0xff;
98         pcc->fix_counters_x_proc = d & 0x1f;
99         pcc->perfmon_version = a & 0xff;
100 }
101
102 static void perfmon_enable_event(int idx, uint64_t event)
103 {
104         uint64_t gctrl;
105
106         /* Events need to be enabled in both MSRs */
107         write_msr(MSR_ARCH_PERFMON_EVENTSEL0 + idx, event);
108         gctrl = read_msr(MSR_CORE_PERF_GLOBAL_CTRL);
109         write_msr(MSR_CORE_PERF_GLOBAL_CTRL, gctrl | (1 << idx));
110 }
111
112 static void perfmon_disable_event(int idx)
113 {
114         uint64_t gctrl;
115
116         /* Events can be disabled in either location.  We could just clear the
117          * global ctrl, but we use the contents of EVENTSEL to say if the counter is
118          * available or not. */
119         write_msr(MSR_ARCH_PERFMON_EVENTSEL0 + idx, 0);
120         gctrl = read_msr(MSR_CORE_PERF_GLOBAL_CTRL);
121         write_msr(MSR_CORE_PERF_GLOBAL_CTRL, gctrl & ~(1 << idx));
122 }
123
124 static bool perfmon_event_available(uint32_t idx)
125 {
126         return read_msr(MSR_ARCH_PERFMON_EVENTSEL0 + idx) == 0;
127 }
128
129 /* Helper.  Given an event, a fixed counter index, and the contents of the fixed
130  * counter ctl MSR, output the value for the fixed counter ctl that will enable
131  * the event at idx. */
132 static uint64_t perfmon_apply_fixevent_mask(uint64_t event, int idx,
133                                             uint64_t base)
134 {
135         uint64_t m = 0;
136
137         if (PMEV_GET_OS(event))
138                 m |= (1 << 0);
139         if (PMEV_GET_USR(event))
140                 m |= (1 << 1);
141         if (PMEV_GET_ANYTH(event))
142                 m |= (1 << 2);
143         if (PMEV_GET_INTEN(event))
144                 m |= (1 << 3);
145         /* Enable enforcement: we need at least one bit set so that this fixed
146          * counter appears to be in use. */
147         if (PMEV_GET_EN(event) && !PMEV_GET_OS(event) && !PMEV_GET_USR(event))
148                 m |= (1 << 0) | (1 << 1);
149
150         m <<= idx * FIXCNTR_NBITS;
151         m |= base & ~(FIXCNTR_MASK << (idx * FIXCNTR_NBITS));
152
153         return m;
154 }
155
156 /* These helpers take the fxctrl_value to save on a rdmsr. */
157 static void perfmon_enable_fix_event(int idx, uint64_t event,
158                                      uint64_t fxctrl_value)
159 {
160         uint64_t gctrl, fx;
161
162         /* Enable in both locations: the bits in FIXED and the bit in GLOBAL. */
163         fx = perfmon_apply_fixevent_mask(event, idx, fxctrl_value);
164         write_msr(MSR_CORE_PERF_FIXED_CTR_CTRL, fx);
165         gctrl = read_msr(MSR_CORE_PERF_GLOBAL_CTRL);
166         write_msr(MSR_CORE_PERF_GLOBAL_CTRL, gctrl | ((uint64_t) 1 << (32 + idx)));
167 }
168
169 static void perfmon_disable_fix_event(int idx, uint64_t fxctrl_value)
170 {
171         uint64_t gctrl;
172
173         /* Events can be disabled in either location.  We could just clear the
174          * global ctrl, but we use the bits of fxctlr to say if the counter is
175          * available or not. */
176         write_msr(MSR_CORE_PERF_FIXED_CTR_CTRL,
177                   fxctrl_value & ~(FIXCNTR_MASK << (idx * FIXCNTR_NBITS)));
178         gctrl = read_msr(MSR_CORE_PERF_GLOBAL_CTRL);
179         write_msr(MSR_CORE_PERF_GLOBAL_CTRL, gctrl & ~((uint64_t) 1 << (32 + idx)));
180 }
181
182 static bool perfmon_fix_event_available(uint32_t idx, uint64_t fxctrl_value)
183 {
184         return (fxctrl_value & (FIXCNTR_MASK << (idx * FIXCNTR_NBITS))) == 0;
185 }
186
187 /* Helper to set a fixed perfcounter to trigger/overflow after count events.
188  * Anytime you set a perfcounter to something non-zero, you need to use this
189  * helper. */
190 static void perfmon_set_fixed_trigger(unsigned int idx, uint64_t count)
191 {
192         int64_t write_val = -(int64_t)count;
193
194         write_val &= (1ULL << cpu_caps.bits_x_fix_counter) - 1;
195         write_msr(MSR_CORE_PERF_FIXED_CTR0 + idx, write_val);
196 }
197
198 /* Helper to set a regular perfcounter to trigger/overflow after count events.
199  * Anytime you set a perfcounter to something non-zero, you ought to use this
200  * helper. */
201 static void perfmon_set_unfixed_trigger(unsigned int idx, uint64_t count)
202 {
203         int64_t write_val = -(int64_t)count;
204
205         write_val &= (1ULL << cpu_caps.bits_x_counter) - 1;
206         write_msr(MSR_IA32_PERFCTR0 + idx, write_val);
207 }
208
209 /* Helper: sets errno/errstr based on the error code returned from the core.  We
210  * don't have a great way to get errors back from smp_do_in_cores() commands.
211  * We use negative counter values (e.g. i = -EBUSY) to signal an error of a
212  * certain type.  This converts that to something useful for userspace. */
213 static void perfmon_convert_error(int err_code, int core_id)
214 {
215         switch (err_code) {
216         case EBUSY:
217                 set_error(err_code, "Fixed perf counter is busy on core %d", core_id);
218                 break;
219         case ENOSPC:
220                 set_error(err_code, "Perf counter idx out of range on core %d",
221                           core_id);
222                 break;
223         case ENOENT:
224                 set_error(err_code, "Perf counter not set on core %d", core_id);
225                 break;
226         default:
227                 set_error(err_code, "Unknown perf counter error on core %d", core_id);
228                 break;
229         };
230 }
231
232 static void perfmon_do_cores_alloc(void *opaque)
233 {
234         struct perfmon_alloc *pa = (struct perfmon_alloc *) opaque;
235         struct perfmon_cpu_context *cctx = PERCPU_VARPTR(counters_env);
236         int i;
237         struct perfmon_event *pev;
238
239         spin_lock_irqsave(&cctx->lock);
240         if (perfmon_is_fixed_event(&pa->ev)) {
241                 uint64_t fxctrl_value = read_msr(MSR_CORE_PERF_FIXED_CTR_CTRL);
242
243                 i = PMEV_GET_EVENT(pa->ev.event);
244                 if (i >= (int) cpu_caps.fix_counters_x_proc) {
245                         i = -ENOSPC;
246                 } else if (!perfmon_fix_event_available(i, fxctrl_value)) {
247                         i = -EBUSY;
248                 } else {
249                         /* Keep a copy of pa->ev for later.  pa is read-only and shared. */
250                         cctx->fixed_counters[i] = pa->ev;
251                         pev = &cctx->fixed_counters[i];
252                         if (PMEV_GET_INTEN(pev->event))
253                                 perfmon_set_fixed_trigger(i, pev->trigger_count);
254                         else
255                                 write_msr(MSR_CORE_PERF_FIXED_CTR0 + i, 0);
256                         write_msr(MSR_CORE_PERF_GLOBAL_OVF_CTRL, 1ULL << (32 + i));
257                         perfmon_enable_fix_event(i, pev->event, fxctrl_value);
258                 }
259         } else {
260                 for (i = 0; i < (int) cpu_caps.counters_x_proc; i++) {
261                         if (cctx->counters[i].event == 0) {
262                                 /* kernel bug if the MSRs don't agree with our bookkeeping */
263                                 assert(perfmon_event_available(i));
264                                 break;
265                         }
266                 }
267                 if (i < (int) cpu_caps.counters_x_proc) {
268                         cctx->counters[i] = pa->ev;
269                         pev = &cctx->counters[i];
270                         if (PMEV_GET_INTEN(pev->event))
271                                 perfmon_set_unfixed_trigger(i, pev->trigger_count);
272                         else
273                                 write_msr(MSR_IA32_PERFCTR0 + i, 0);
274                         write_msr(MSR_CORE_PERF_GLOBAL_OVF_CTRL, 1ULL << i);
275                         perfmon_enable_event(i, pev->event);
276                 } else {
277                         i = -ENOSPC;
278                 }
279         }
280         spin_unlock_irqsave(&cctx->lock);
281
282         pa->cores_counters[core_id()] = (counter_t) i;
283 }
284
285 static void perfmon_do_cores_free(void *opaque)
286 {
287         struct perfmon_alloc *pa = (struct perfmon_alloc *) opaque;
288         struct perfmon_cpu_context *cctx = PERCPU_VARPTR(counters_env);
289         int err = 0, coreno = core_id();
290         counter_t ccno = pa->cores_counters[coreno];
291
292         spin_lock_irqsave(&cctx->lock);
293         if (perfmon_is_fixed_event(&pa->ev)) {
294                 uint64_t fxctrl_value = read_msr(MSR_CORE_PERF_FIXED_CTR_CTRL);
295
296                 if ((ccno >= cpu_caps.fix_counters_x_proc) ||
297                     perfmon_fix_event_available(ccno, fxctrl_value)) {
298                         err = -ENOENT;
299                 } else {
300                         perfmon_init_event(&cctx->fixed_counters[ccno]);
301                         perfmon_disable_fix_event((int) ccno, fxctrl_value);
302                         write_msr(MSR_CORE_PERF_FIXED_CTR0 + ccno, 0);
303                 }
304         } else {
305                 if (ccno < (int) cpu_caps.counters_x_proc) {
306                         perfmon_init_event(&cctx->counters[ccno]);
307                         perfmon_disable_event((int) ccno);
308                         write_msr(MSR_IA32_PERFCTR0 + ccno, 0);
309                 } else {
310                         err = -ENOENT;
311                 }
312         }
313         spin_unlock_irqsave(&cctx->lock);
314
315         pa->cores_counters[coreno] = (counter_t) err;
316 }
317
318 /* Helper: Reads a fixed counter's value.  Returns the max amount possible if
319  * the counter overflowed. */
320 static uint64_t perfmon_read_fixed_counter(int ccno)
321 {
322         uint64_t overflow_status = read_msr(MSR_CORE_PERF_GLOBAL_STATUS);
323
324         if (overflow_status & (1ULL << (32 + ccno)))
325                 return (1ULL << cpu_caps.bits_x_fix_counter) - 1;
326         else
327                 return read_msr(MSR_CORE_PERF_FIXED_CTR0 + ccno);
328 }
329
330 /* Helper: Reads an unfixed counter's value.  Returns the max amount possible if
331  * the counter overflowed. */
332 static uint64_t perfmon_read_unfixed_counter(int ccno)
333 {
334         uint64_t overflow_status = read_msr(MSR_CORE_PERF_GLOBAL_STATUS);
335
336         if (overflow_status & (1ULL << ccno))
337                 return (1ULL << cpu_caps.bits_x_counter) - 1;
338         else
339                 return read_msr(MSR_IA32_PERFCTR0 + ccno);
340 }
341
342 static void perfmon_do_cores_status(void *opaque)
343 {
344         struct perfmon_status_env *env = (struct perfmon_status_env *) opaque;
345         struct perfmon_cpu_context *cctx = PERCPU_VARPTR(counters_env);
346         int coreno = core_id();
347         counter_t ccno = env->pa->cores_counters[coreno];
348
349         spin_lock_irqsave(&cctx->lock);
350         if (perfmon_is_fixed_event(&env->pa->ev))
351                 env->pef->cores_values[coreno] = perfmon_read_fixed_counter(ccno);
352         else
353                 env->pef->cores_values[coreno] = perfmon_read_unfixed_counter(ccno);
354         spin_unlock_irqsave(&cctx->lock);
355 }
356
357 static void perfmon_setup_alloc_core_set(const struct perfmon_alloc *pa,
358                                          struct core_set *cset)
359 {
360         int i;
361
362         core_set_init(cset);
363         for (i = 0; i < num_cores; i++) {
364                 if (pa->cores_counters[i] >= 0)
365                         core_set_setcpu(cset, i);
366         }
367 }
368
369 static void perfmon_cleanup_cores_alloc(struct perfmon_alloc *pa)
370 {
371         struct core_set cset;
372
373         perfmon_setup_alloc_core_set(pa, &cset);
374         smp_do_in_cores(&cset, perfmon_do_cores_free, pa);
375 }
376
377 static void perfmon_free_alloc(struct perfmon_alloc *pa)
378 {
379         kfree(pa);
380 }
381
382 static void perfmon_destroy_alloc(struct perfmon_alloc *pa)
383 {
384         perfmon_cleanup_cores_alloc(pa);
385         perfmon_free_alloc(pa);
386 }
387
388 static struct perfmon_alloc *perfmon_create_alloc(const struct perfmon_event *pev)
389 {
390         int i;
391         struct perfmon_alloc *pa = kzmalloc(sizeof(struct perfmon_alloc) +
392                                                 num_cores * sizeof(counter_t),
393                                             MEM_WAIT);
394
395         pa->ev = *pev;
396         for (i = 0; i < num_cores; i++)
397                 pa->cores_counters[i] = INVALID_COUNTER;
398
399         return pa;
400 }
401
402 static struct perfmon_status *perfmon_status_alloc(void)
403 {
404         struct perfmon_status *pef = kzmalloc(sizeof(struct perfmon_status) +
405                                                   num_cores * sizeof(uint64_t),
406                                               MEM_WAIT);
407
408         return pef;
409 }
410
411 static void perfmon_arm_irq(void)
412 {
413         /* Actually, the vector is ignored, I'm just adding T_NMI to avoid
414          * confusion.  The important part is the NMI-bits (0x4) */
415         apicrput(MSR_LAPIC_LVT_PERFMON, (0x4 << 8) | T_NMI);
416 }
417
418 bool perfmon_supported(void)
419 {
420         return cpu_caps.perfmon_version >= 2;
421 }
422
423 void perfmon_global_init(void)
424 {
425         perfmon_read_cpu_caps(&cpu_caps);
426 }
427
428 void perfmon_pcpu_init(void)
429 {
430         int i;
431
432         if (!perfmon_supported())
433                 return;
434         /* Enable user level access to the performance counters */
435         lcr4(rcr4() | CR4_PCE);
436
437         /* Reset all the counters and selectors to zero.
438          */
439         write_msr(MSR_CORE_PERF_GLOBAL_CTRL, 0);
440         for (i = 0; i < (int) cpu_caps.counters_x_proc; i++) {
441                 write_msr(MSR_ARCH_PERFMON_EVENTSEL0 + i, 0);
442                 write_msr(MSR_IA32_PERFCTR0 + i, 0);
443         }
444         write_msr(MSR_CORE_PERF_FIXED_CTR_CTRL, 0);
445         for (i = 0; i < (int) cpu_caps.fix_counters_x_proc; i++)
446                 write_msr(MSR_CORE_PERF_FIXED_CTR0 + i, 0);
447
448         perfmon_arm_irq();
449 }
450
451 static uint64_t perfmon_make_sample_event(const struct perfmon_event *pev)
452 {
453         return pev->user_data;
454 }
455
456 /* Called from NMI context! */
457 void perfmon_snapshot_hwtf(struct hw_trapframe *hw_tf)
458 {
459         struct sample_snapshot *sample = PERCPU_VARPTR(sample_snapshots);
460         uintptr_t pc = get_hwtf_pc(hw_tf);
461         uintptr_t fp = get_hwtf_fp(hw_tf);
462
463         sample->ctx.type = ROS_HW_CTX;
464         sample->ctx.tf.hw_tf = *hw_tf;
465         if (in_kernel(hw_tf)) {
466                 sample->nr_pcs = backtrace_list(pc, fp, sample->pc_list,
467                                                 PROFILER_BT_DEPTH);
468         } else {
469                 sample->nr_pcs = backtrace_user_list(pc, fp, sample->pc_list,
470                                                      PROFILER_BT_DEPTH);
471         }
472 }
473
474 /* Called from NMI context, *and* this cannot fault (e.g. breakpoint tracing)!
475  * The latter restriction is due to the vmexit NMI handler not being
476  * interruptible.  Because of this, we just copy out the VM TF. */
477 void perfmon_snapshot_vmtf(struct vm_trapframe *vm_tf)
478 {
479         struct sample_snapshot *sample = PERCPU_VARPTR(sample_snapshots);
480
481         sample->ctx.type = ROS_VM_CTX;
482         sample->ctx.tf.vm_tf = *vm_tf;
483         sample->nr_pcs = 1;
484         sample->pc_list[0] = get_vmtf_pc(vm_tf);
485 }
486
487 static void profiler_add_sample(uint64_t info)
488 {
489         struct sample_snapshot *sample = PERCPU_VARPTR(sample_snapshots);
490
491         /* We shouldn't need to worry about another NMI that concurrently mucks with
492          * the sample.  The PMU won't rearm the interrupt until we're done here.  In
493          * the event that we do get another NMI from another source, we may get a
494          * weird backtrace in the perf output. */
495         switch (sample->ctx.type) {
496         case ROS_HW_CTX:
497                 if (in_kernel(&sample->ctx.tf.hw_tf)) {
498                         profiler_push_kernel_backtrace(sample->pc_list, sample->nr_pcs,
499                                                        info);
500                 } else {
501                         profiler_push_user_backtrace(sample->pc_list, sample->nr_pcs, info);
502                 }
503                 break;
504         case ROS_VM_CTX:
505                 /* TODO: add VM support to perf.  For now, just treat it like a user
506                  * addr.  Note that the address is a guest-virtual address, not
507                  * guest-physical (which would be host virtual), and our VM_CTXs don't
508                  * make a distinction between user and kernel TFs (yet). */
509                 profiler_push_user_backtrace(sample->pc_list, sample->nr_pcs, info);
510                 break;
511         default:
512                 warn("Bad perf sample type %d!", sample->ctx.type);
513         }
514 }
515
516 void perfmon_interrupt(struct hw_trapframe *hw_tf, void *data)
517 {
518         int i;
519         struct perfmon_cpu_context *cctx = PERCPU_VARPTR(counters_env);
520         uint64_t gctrl, status;
521
522         spin_lock_irqsave(&cctx->lock);
523         /* We need to save the global control status, because we need to disable
524          * counters in order to be able to reset their values.
525          * We will restore the global control status on exit.
526          */
527         status = read_msr(MSR_CORE_PERF_GLOBAL_STATUS);
528         gctrl = read_msr(MSR_CORE_PERF_GLOBAL_CTRL);
529         write_msr(MSR_CORE_PERF_GLOBAL_CTRL, 0);
530         for (i = 0; i < (int) cpu_caps.counters_x_proc; i++) {
531                 if (status & ((uint64_t) 1 << i)) {
532                         if (cctx->counters[i].event) {
533                                 profiler_add_sample(
534                                     perfmon_make_sample_event(cctx->counters + i));
535                                 perfmon_set_unfixed_trigger(i, cctx->counters[i].trigger_count);
536                         }
537                 }
538         }
539         for (i = 0; i < (int) cpu_caps.fix_counters_x_proc; i++) {
540                 if (status & ((uint64_t) 1 << (32 + i))) {
541                         if (cctx->fixed_counters[i].event) {
542                                 profiler_add_sample(
543                                     perfmon_make_sample_event(cctx->fixed_counters + i));
544                                 perfmon_set_fixed_trigger(i,
545                                         cctx->fixed_counters[i].trigger_count);
546                         }
547                 }
548         }
549         write_msr(MSR_CORE_PERF_GLOBAL_OVF_CTRL, status);
550         write_msr(MSR_CORE_PERF_GLOBAL_CTRL, gctrl);
551         spin_unlock_irqsave(&cctx->lock);
552
553         /* We need to re-arm the IRQ as the PFM IRQ gets masked on trigger.
554          * Note that KVM and real HW seems to be doing two different things WRT
555          * re-arming the IRQ. KVM re-arms does not mask the IRQ, while real HW does.
556          */
557         perfmon_arm_irq();
558 }
559
560 void perfmon_get_cpu_caps(struct perfmon_cpu_caps *pcc)
561 {
562         memcpy(pcc, &cpu_caps, sizeof(*pcc));
563 }
564
565 static int perfmon_install_session_alloc(struct perfmon_session *ps,
566                                          struct perfmon_alloc *pa)
567 {
568         qlock(&ps->qlock);
569         for (int i = 0; i < ARRAY_SIZE(ps->allocs); i++) {
570                 if (!ps->allocs[i]) {
571                         ps->allocs[i] = pa;
572                         qunlock(&ps->qlock);
573                         return i;
574                 }
575         }
576         qunlock(&ps->qlock);
577         error(ENFILE, "Too many perf allocs in the session");
578 }
579
580 int perfmon_open_event(const struct core_set *cset, struct perfmon_session *ps,
581                        const struct perfmon_event *pev)
582 {
583         ERRSTACK(1);
584         int i;
585         struct perfmon_alloc *pa = perfmon_create_alloc(pev);
586
587         if (waserror()) {
588                 perfmon_destroy_alloc(pa);
589                 nexterror();
590         }
591         /* Ensure the user did not set reserved bits or otherwise give us a bad
592          * event.  pev (now pa->ev) must be a valid IA32_PERFEVTSEL MSR. */
593         pa->ev.event &= 0xffffffff;
594         if (cpu_caps.perfmon_version < 3)
595                 PMEV_SET_ANYTH(pa->ev.event, 0);
596         /* Ensure we're turning on the event.  The user could have forgotten to set
597          * it.  Our tracking of whether or not a counter is in use depends on it
598          * being enabled, or at least that some bit is set. */
599         PMEV_SET_EN(pa->ev.event, 1);
600         smp_do_in_cores(cset, perfmon_do_cores_alloc, pa);
601
602         for (i = 0; i < num_cores; i++) {
603                 if (core_set_getcpu(cset, i)) {
604                         counter_t ccno = pa->cores_counters[i];
605
606                         if (unlikely(ccno < 0)) {
607                                 perfmon_destroy_alloc(pa);
608                                 perfmon_convert_error(-(int)ccno, i);
609                                 return -1;
610                         }
611                 }
612         }
613         /* The perfmon_alloc data structure will not be visible to userspace,
614          * until the perfmon_install_session_alloc() completes, and at that
615          * time the smp_do_in_cores(perfmon_do_cores_alloc) will have run on
616          * all cores.
617          * The perfmon_alloc data structure will never be changed once published.
618          */
619         i = perfmon_install_session_alloc(ps, pa);
620         poperror();
621
622         return i;
623 }
624
625 /* Helper, looks up a pa, given ped.  Hold the qlock. */
626 static struct perfmon_alloc *__lookup_pa(struct perfmon_session *ps, int ped)
627 {
628         struct perfmon_alloc *pa;
629
630         if (unlikely((ped < 0) || (ped >= ARRAY_SIZE(ps->allocs))))
631                 error(EBADFD, "Perf event %d out of range", ped);
632         pa = ps->allocs[ped];
633         if (!pa)
634                 error(ENOENT, "No perf alloc for event %d", ped);
635         return pa;
636 }
637
638 void perfmon_close_event(struct perfmon_session *ps, int ped)
639 {
640         ERRSTACK(1);
641         struct perfmon_alloc *pa;
642
643         qlock(&ps->qlock);
644         if (waserror()) {
645                 qunlock(&ps->qlock);
646                 nexterror();
647         };
648         /* lookup does the error checking */
649         pa = __lookup_pa(ps, ped);
650         ps->allocs[ped] = NULL;
651         poperror();
652         qunlock(&ps->qlock);
653         perfmon_destroy_alloc(pa);
654 }
655
656 /* Fetches the status (i.e. PMU counters) of event ped from all applicable
657  * cores.  Returns a perfmon_status, which the caller should free. */
658 struct perfmon_status *perfmon_get_event_status(struct perfmon_session *ps,
659                                                 int ped)
660 {
661         ERRSTACK(1);
662         struct core_set cset;
663         struct perfmon_status_env env;
664
665         /* qlock keeps the PA alive.  We don't want to spin, since the spinners
666          * might prevent the smp_do_in_cores(), resulting in a deadlock. */
667         qlock(&ps->qlock);
668         if (waserror()) {
669                 qunlock(&ps->qlock);
670                 nexterror();
671         };
672         env.pa = __lookup_pa(ps, ped);
673         env.pef = perfmon_status_alloc();
674
675         perfmon_setup_alloc_core_set(env.pa, &cset);
676         smp_do_in_cores(&cset, perfmon_do_cores_status, &env);
677
678         poperror();
679         qunlock(&ps->qlock);
680
681         return env.pef;
682 }
683
684 void perfmon_free_event_status(struct perfmon_status *pef)
685 {
686         kfree(pef);
687 }
688
689 struct perfmon_session *perfmon_create_session(void)
690 {
691         struct perfmon_session *ps = kzmalloc(sizeof(struct perfmon_session),
692                                               MEM_WAIT);
693
694         qlock_init(&ps->qlock);
695         return ps;
696 }
697
698 void perfmon_close_session(struct perfmon_session *ps)
699 {
700         struct perfmon_alloc *pa;
701
702         for (int i = 0; i < ARRAY_SIZE(ps->allocs); i++) {
703                 pa = ps->allocs[i];
704                 if (pa)
705                         perfmon_destroy_alloc(pa);
706         }
707         kfree(ps);
708 }