Various APIC debugging and IOAPIC IRQ routing
[akaros.git] / kern / arch / x86 / pci.h
1 /* Copyright (c) 2009, 2010 The Regents of the University of California
2  * See LICENSE for details.
3  *
4  * Barret Rhoden <brho@cs.berkeley.edu>
5  * Original by Paul Pearce <pearce@eecs.berkeley.edu> */
6
7 #ifndef ROS_ARCH_PCI_H
8 #define ROS_ARCH_PCI_H
9
10 #include <ros/common.h>
11 #include <sys/queue.h>
12
13 #define pci_debug(...)  printk(__VA_ARGS__)  
14
15 #define PCI_CONFIG_ADDR     0xCF8
16 #define PCI_CONFIG_DATA     0xCFC
17 #define INVALID_VENDOR_ID   0xFFFF
18
19 /* TODO: gut this (when the IOAPIC is fixed) */
20 #define INVALID_BUS                     0xFFFF
21
22 #define PCI_NOINT                       0x00
23 #define PCI_INTA                        0x01
24 #define PCI_INTB                        0x02
25 #define PCI_INTC                        0x03
26 #define PCI_INTD                        0x04
27
28 /* PCI Register Config Space */
29 #define PCI_DEV_VEND_REG        0x00    /* for the 32 bit read of dev/vend */
30 #define PCI_VENDID_REG          0x00
31 #define PCI_DEVID_REG           0x02
32 #define PCI_CMD_REG                     0x04
33 #define PCI_STATUS_REG          0x06
34 #define PCI_REVID_REG           0x08
35 #define PCI_PROGIF_REG          0x09
36 #define PCI_SUBCLASS_REG        0x0a
37 #define PCI_CLASS_REG           0x0b
38 #define PCI_CLSZ_REG            0x0c
39 #define PCI_LATTIM_REG          0x0d
40 #define PCI_HEADER_REG          0x0e
41 #define PCI_BIST_REG            0x0f
42 /* Config space for header type 0x00  (Standard) */
43 #define PCI_BAR0_STD            0x10
44 #define PCI_BAR1_STD            0x14
45 #define PCI_BAR2_STD            0x18
46 #define PCI_BAR3_STD            0x1c
47 #define PCI_BAR4_STD            0x20
48 #define PCI_BAR5_STD            0x24
49 #define PCI_BAR_OFF                     0x04
50 #define PCI_CARDBUS_STD         0x28
51 #define PCI_SUBSYSVEN_STD       0x2c
52 #define PCI_SUBSYSID_STD        0x2e
53 #define PCI_EXPROM_STD          0x30
54 #define PCI_CAPAB_STD           0x34
55 #define PCI_IRQLINE_STD         0x3c
56 #define PCI_IRQPIN_STD          0x3d
57 #define PCI_MINGRNT_STD         0x3e
58 #define PCI_MAXLAT_STD          0x3f
59 /* Config space for header type 0x01 (PCI-PCI bridge) */
60 /* None of these have been used, so if you use them, check them against
61  * http://wiki.osdev.org/PCI#PCI_Device_Structure */
62 #define PCI_BAR0_BR                     0x10
63 #define PCI_BAR1_BR                     0x14
64 #define PCI_BUS1_BR                     0x18
65 #define PCI_BUS2_BR                     0x19
66 #define PCI_SUBBUS_BR           0x1a
67 #define PCI_LATTIM2_BR          0x1b
68 #define PCI_IOBASE_BR           0x1c
69 #define PCI_IOLIM_BR            0x1d
70 #define PCI_STATUS2_BR          0x1e
71 #define PCI_MEMBASE_BR          0x20
72 #define PCI_MEMLIM_BR           0x22
73 #define PCI_PREMEMBASE_BR       0x24
74 #define PCI_PREMEMLIM_BR        0x26
75 #define PCI_PREBASEUP32_BR      0x28
76 #define PCI_PRELIMUP32_BR       0x2c
77 #define PCI_IOBASEUP16_BR       0x30
78 #define PCI_IOLIMUP16_BR        0x32
79 #define PCI_CAPAB_BR            0x34
80 #define PCI_EXPROM_BR           0x38
81 #define PCI_IRQLINE_BR          0x3c
82 #define PCI_IRQPIN_BR           0x3d
83 #define PCI_BDGCTL_BR           0x3e
84 /* Config space for header type 0x02 (PCI-Cardbus bridge) */
85 /* None of these have been used, so if you use them, check them against
86  * http://wiki.osdev.org/PCI#PCI_Device_Structure */
87 #define PCI_SOC_BASE_CB         0x10
88 #define PCI_OFF_CAP_CB          0x14
89 #define PCI_SEC_STAT_CB         0x16
90 #define PCI_BUS_NR_CB           0x18
91 #define PCI_CARDBUS_NR_CB       0x19
92 #define PCI_SUBBUS_NR_CB        0x1a
93 #define PCI_CARD_LAT_CB         0x1b
94 #define PCI_MEM_BASE0_CB        0x1c
95 #define PCI_MEM_LIMIT0_CB       0x20
96 #define PCI_MEM_BASE1_CB        0x24
97 #define PCI_MEM_LIMIT1_CB       0x28
98 #define PCI_IO_BASE0_CB         0x2c
99 #define PCI_IO_LIMIT0_CB        0x30
100 #define PCI_IO_BASE1_CB         0x34
101 #define PCI_IO_LIMIT1_CB        0x38
102 #define PCI_IRQLINE_CB          0x3c
103 #define PCI_IRQPIN_CB           0x3d
104 #define PCI_BDGCTL_CB           0x3e
105 #define PCI_SUBDEVID_CB         0x40
106 #define PCI_SUBVENID_CB         0x42
107 #define PCI_16BIT_CB            0x44
108
109 /* Command Register Flags */
110 #define PCI_CMD_IO_SPC          (1 << 0)
111 #define PCI_CMD_MEM_SPC         (1 << 1)
112 #define PCI_CMD_BUS_MAS         (1 << 2)
113 #define PCI_CMD_SPC_CYC         (1 << 3)
114 #define PCI_CMD_WR_EN           (1 << 4)
115 #define PCI_CMD_VGA                     (1 << 5)
116 #define PCI_CMD_PAR_ERR         (1 << 6)
117 /* #define PCI_CMD_XXX          (1 << 7) Reserved */
118 #define PCI_CMD_SERR            (1 << 8)
119 #define PCI_CMD_FAST_EN         (1 << 9)
120 #define PCI_CMD_IRQ_DIS         (1 << 10)
121
122 /* Status Register Flags (Bits 9 and 10 are one field) */
123 /* Bits 0, 1, and 2 are reserved */
124 #define PCI_ST_IRQ_STAT         (1 << 3)
125 #define PCI_ST_CAP_LIST         (1 << 4)
126 #define PCI_ST_66MHZ            (1 << 5)
127 /* #define PCI_CMD_XXX          (1 << 6)  Reserved */
128 #define PCI_ST_FAST_CAP         (1 << 7)
129 #define PCI_ST_MASPAR_ERR       (1 << 8)
130 #define PCI_ST_DEVSEL_TIM       (3 << 9)        /* 2 bits */
131 #define PCI_ST_SIG_TAR_ABRT     (1 << 11)
132 #define PCI_ST_REC_TAR_ABRT     (1 << 12)
133 #define PCI_ST_REC_MAS_ABRT     (1 << 13)
134 #define PCI_ST_SIG_SYS_ERR      (1 << 14)
135 #define PCI_ST_PAR_ERR          (1 << 15)
136
137 /* BARS: Base Address Registers */
138 #define PCI_BAR_IO                      0x1                     /* 1 == IO, 0 == Mem */
139 #define PCI_BAR_IO_MASK         0xfffffffc
140 #define PCI_BAR_MEM_MASK        0xfffffff0
141 #define PCI_MEMBAR_TYPE         (3 << 1)
142 #define PCI_MEMBAR_32BIT        0x0
143 #define PCI_MEMBAR_RESV         0x2                     /* type 0x1 shifted to MEMBAR_TYPE */
144 #define PCI_MEMBAR_64BIT        0x4                     /* type 0x2 shifted to MEMBAR_TYPE */
145
146 #define PCI_MAX_BUS                     256
147 #define PCI_MAX_DEV                     32
148 #define PCI_MAX_FUNC            8
149
150 // Run the PCI Code to loop over the PCI BARs. For now we don't use the BARs,
151 // dont check em.
152 #define CHECK_BARS                      0
153
154 #define MAX_PCI_BAR                     6
155
156 /* Capability lists */
157
158 #define PCI_CAP_LIST_ID         0       /* Capability ID */
159 #define  PCI_CAP_ID_PM          0x01    /* Power Management */
160 #define  PCI_CAP_ID_AGP         0x02    /* Accelerated Graphics Port */
161 #define  PCI_CAP_ID_VPD         0x03    /* Vital Product Data */
162 #define  PCI_CAP_ID_SLOTID      0x04    /* Slot Identification */
163 #define  PCI_CAP_ID_MSI         0x05    /* Message Signalled Interrupts */
164 #define  PCI_CAP_ID_CHSWP       0x06    /* CompactPCI HotSwap */
165 #define  PCI_CAP_ID_PCIX        0x07    /* PCI-X */
166 #define  PCI_CAP_ID_HT          0x08    /* HyperTransport */
167 #define  PCI_CAP_ID_VNDR        0x09    /* Vendor specific */
168 #define  PCI_CAP_ID_DBG         0x0A    /* Debug port */
169 #define  PCI_CAP_ID_CCRC        0x0B    /* CompactPCI Central Resource Control */
170 #define  PCI_CAP_ID_SHPC        0x0C    /* PCI Standard Hot-Plug Controller */
171 #define  PCI_CAP_ID_SSVID       0x0D    /* Bridge subsystem vendor/device ID */
172 #define  PCI_CAP_ID_AGP3        0x0E    /* AGP Target PCI-PCI bridge */
173 #define  PCI_CAP_ID_SECDEV      0x0F    /* Secure Device */
174 #define  PCI_CAP_ID_EXP         0x10    /* PCI Express */
175 #define  PCI_CAP_ID_MSIX        0x11    /* MSI-X */
176 #define  PCI_CAP_ID_SATA        0x12    /* SATA Data/Index Conf. */
177 #define  PCI_CAP_ID_AF          0x13    /* PCI Advanced Features */
178 #define  PCI_CAP_ID_MAX         PCI_CAP_ID_AF
179 #define PCI_CAP_LIST_NEXT       1       /* Next capability in the list */
180 #define PCI_CAP_FLAGS           2       /* Capability defined flags (16 bits) */
181 #define PCI_CAP_SIZEOF          4
182
183 /* Power Management Registers */
184
185 #define PCI_PM_PMC              2       /* PM Capabilities Register */
186 #define  PCI_PM_CAP_VER_MASK    0x0007  /* Version */
187 #define  PCI_PM_CAP_PME_CLOCK   0x0008  /* PME clock required */
188 #define  PCI_PM_CAP_RESERVED    0x0010  /* Reserved field */
189 #define  PCI_PM_CAP_DSI         0x0020  /* Device specific initialization */
190 #define  PCI_PM_CAP_AUX_POWER   0x01C0  /* Auxiliary power support mask */
191 #define  PCI_PM_CAP_D1          0x0200  /* D1 power state support */
192 #define  PCI_PM_CAP_D2          0x0400  /* D2 power state support */
193 #define  PCI_PM_CAP_PME         0x0800  /* PME pin supported */
194 #define  PCI_PM_CAP_PME_MASK    0xF800  /* PME Mask of all supported states */
195 #define  PCI_PM_CAP_PME_D0      0x0800  /* PME# from D0 */
196 #define  PCI_PM_CAP_PME_D1      0x1000  /* PME# from D1 */
197 #define  PCI_PM_CAP_PME_D2      0x2000  /* PME# from D2 */
198 #define  PCI_PM_CAP_PME_D3      0x4000  /* PME# from D3 (hot) */
199 #define  PCI_PM_CAP_PME_D3cold  0x8000  /* PME# from D3 (cold) */
200 #define  PCI_PM_CAP_PME_SHIFT   11      /* Start of the PME Mask in PMC */
201 #define PCI_PM_CTRL             4       /* PM control and status register */
202 #define  PCI_PM_CTRL_STATE_MASK 0x0003  /* Current power state (D0 to D3) */
203 #define  PCI_PM_CTRL_NO_SOFT_RESET      0x0008  /* No reset for D3hot->D0 */
204 #define  PCI_PM_CTRL_PME_ENABLE 0x0100  /* PME pin enable */
205 #define  PCI_PM_CTRL_DATA_SEL_MASK      0x1e00  /* Data select (??) */
206 #define  PCI_PM_CTRL_DATA_SCALE_MASK    0x6000  /* Data scale (??) */
207 #define  PCI_PM_CTRL_PME_STATUS 0x8000  /* PME pin status */
208 #define PCI_PM_PPB_EXTENSIONS   6       /* PPB support extensions (??) */
209 #define  PCI_PM_PPB_B2_B3       0x40    /* Stop clock when in D3hot (??) */
210 #define  PCI_PM_BPCC_ENABLE     0x80    /* Bus power/clock control enable (??) */
211 #define PCI_PM_DATA_REGISTER    7       /* (??) */
212 #define PCI_PM_SIZEOF           8
213
214 /* AGP registers */
215
216 #define PCI_AGP_VERSION         2       /* BCD version number */
217 #define PCI_AGP_RFU             3       /* Rest of capability flags */
218 #define PCI_AGP_STATUS          4       /* Status register */
219 #define  PCI_AGP_STATUS_RQ_MASK 0xff000000      /* Maximum number of requests - 1 */
220 #define  PCI_AGP_STATUS_SBA     0x0200  /* Sideband addressing supported */
221 #define  PCI_AGP_STATUS_64BIT   0x0020  /* 64-bit addressing supported */
222 #define  PCI_AGP_STATUS_FW      0x0010  /* FW transfers supported */
223 #define  PCI_AGP_STATUS_RATE4   0x0004  /* 4x transfer rate supported */
224 #define  PCI_AGP_STATUS_RATE2   0x0002  /* 2x transfer rate supported */
225 #define  PCI_AGP_STATUS_RATE1   0x0001  /* 1x transfer rate supported */
226 #define PCI_AGP_COMMAND         8       /* Control register */
227 #define  PCI_AGP_COMMAND_RQ_MASK 0xff000000  /* Master: Maximum number of requests */
228 #define  PCI_AGP_COMMAND_SBA    0x0200  /* Sideband addressing enabled */
229 #define  PCI_AGP_COMMAND_AGP    0x0100  /* Allow processing of AGP transactions */
230 #define  PCI_AGP_COMMAND_64BIT  0x0020  /* Allow processing of 64-bit addresses */
231 #define  PCI_AGP_COMMAND_FW     0x0010  /* Force FW transfers */
232 #define  PCI_AGP_COMMAND_RATE4  0x0004  /* Use 4x rate */
233 #define  PCI_AGP_COMMAND_RATE2  0x0002  /* Use 2x rate */
234 #define  PCI_AGP_COMMAND_RATE1  0x0001  /* Use 1x rate */
235 #define PCI_AGP_SIZEOF          12
236
237 /* Vital Product Data */
238
239 #define PCI_VPD_ADDR            2       /* Address to access (15 bits!) */
240 #define  PCI_VPD_ADDR_MASK      0x7fff  /* Address mask */
241 #define  PCI_VPD_ADDR_F         0x8000  /* Write 0, 1 indicates completion */
242 #define PCI_VPD_DATA            4       /* 32-bits of data returned here */
243 #define PCI_CAP_VPD_SIZEOF      8
244
245 /* Slot Identification */
246
247 #define PCI_SID_ESR             2       /* Expansion Slot Register */
248 #define  PCI_SID_ESR_NSLOTS     0x1f    /* Number of expansion slots available */
249 #define  PCI_SID_ESR_FIC        0x20    /* First In Chassis Flag */
250 #define PCI_SID_CHASSIS_NR      3       /* Chassis Number */
251
252 /* Message Signalled Interrupts registers */
253
254 #define PCI_MSI_FLAGS           2       /* Various flags */
255 #define  PCI_MSI_FLAGS_64BIT    0x80    /* 64-bit addresses allowed */
256 #define  PCI_MSI_FLAGS_QSIZE    0x70    /* Message queue size configured */
257 #define  PCI_MSI_FLAGS_QMASK    0x0e    /* Maximum queue size available */
258 #define  PCI_MSI_FLAGS_ENABLE   0x01    /* MSI feature enabled */
259 #define  PCI_MSI_FLAGS_MASKBIT  0x100   /* 64-bit mask bits allowed */
260 #define PCI_MSI_RFU             3       /* Rest of capability flags */
261 #define PCI_MSI_ADDRESS_LO      4       /* Lower 32 bits */
262 #define PCI_MSI_ADDRESS_HI      8       /* Upper 32 bits (if PCI_MSI_FLAGS_64BIT set) */
263 #define PCI_MSI_DATA_32         8       /* 16 bits of data for 32-bit devices */
264 #define PCI_MSI_MASK_32         12      /* Mask bits register for 32-bit devices */
265 #define PCI_MSI_PENDING_32      16      /* Pending intrs for 32-bit devices */
266 #define PCI_MSI_DATA_64         12      /* 16 bits of data for 64-bit devices */
267 #define PCI_MSI_MASK_64         16      /* Mask bits register for 64-bit devices */
268 #define PCI_MSI_PENDING_64      20      /* Pending intrs for 64-bit devices */
269
270 /* MSI-X registers */
271 #define PCI_MSIX_FLAGS          2
272 #define  PCI_MSIX_FLAGS_QSIZE   0x7FF
273 #define  PCI_MSIX_FLAGS_ENABLE  (1 << 15)
274 #define  PCI_MSIX_FLAGS_MASKALL (1 << 14)
275 #define PCI_MSIX_TABLE          4
276 #define PCI_MSIX_PBA            8
277 #define  PCI_MSIX_FLAGS_BIRMASK (7 << 0)
278 #define PCI_CAP_MSIX_SIZEOF     12      /* size of MSIX registers */
279
280 /* MSI-X entry's format */
281 #define PCI_MSIX_ENTRY_SIZE             16
282 #define  PCI_MSIX_ENTRY_LOWER_ADDR      0
283 #define  PCI_MSIX_ENTRY_UPPER_ADDR      4
284 #define  PCI_MSIX_ENTRY_DATA            8
285 #define  PCI_MSIX_ENTRY_VECTOR_CTRL     12
286 #define   PCI_MSIX_ENTRY_CTRL_MASKBIT   1
287
288 /* CompactPCI Hotswap Register */
289
290 #define PCI_CHSWP_CSR           2       /* Control and Status Register */
291 #define  PCI_CHSWP_DHA          0x01    /* Device Hiding Arm */
292 #define  PCI_CHSWP_EIM          0x02    /* ENUM# Signal Mask */
293 #define  PCI_CHSWP_PIE          0x04    /* Pending Insert or Extract */
294 #define  PCI_CHSWP_LOO          0x08    /* LED On / Off */
295 #define  PCI_CHSWP_PI           0x30    /* Programming Interface */
296 #define  PCI_CHSWP_EXT          0x40    /* ENUM# status - extraction */
297 #define  PCI_CHSWP_INS          0x80    /* ENUM# status - insertion */
298
299 /* PCI Advanced Feature registers */
300
301 #define PCI_AF_LENGTH           2
302 #define PCI_AF_CAP              3
303 #define  PCI_AF_CAP_TP          0x01
304 #define  PCI_AF_CAP_FLR         0x02
305 #define PCI_AF_CTRL             4
306 #define  PCI_AF_CTRL_FLR        0x01
307 #define PCI_AF_STATUS           5
308 #define  PCI_AF_STATUS_TP       0x01
309 #define PCI_CAP_AF_SIZEOF       6       /* size of AF registers */
310
311 /* this part of the file is from linux, with an odd copyright. */
312 /*
313  * Copyright (C) 2003-2004 Intel
314  * Copyright (C) Tom Long Nguyen (tom.l.nguyen@intel.com)
315  */
316
317 #define msi_control_reg(base)           (base + PCI_MSI_FLAGS)
318 #define msi_lower_address_reg(base)     (base + PCI_MSI_ADDRESS_LO)
319 #define msi_upper_address_reg(base)     (base + PCI_MSI_ADDRESS_HI)
320 #define msi_data_reg(base, is64bit)     \
321         (base + ((is64bit == 1) ? PCI_MSI_DATA_64 : PCI_MSI_DATA_32))
322 #define msi_mask_reg(base, is64bit)     \
323         (base + ((is64bit == 1) ? PCI_MSI_MASK_64 : PCI_MSI_MASK_32))
324 #define is_64bit_address(control)       (!!(control & PCI_MSI_FLAGS_64BIT))
325 #define is_mask_bit_support(control)    (!!(control & PCI_MSI_FLAGS_MASKBIT))
326
327 #define msix_table_offset_reg(base)     (base + PCI_MSIX_TABLE)
328 #define msix_pba_offset_reg(base)       (base + PCI_MSIX_PBA)
329 #define msix_table_size(control)        ((control & PCI_MSIX_FLAGS_QSIZE)+1)
330 #define multi_msix_capable(control)     msix_table_size((control))
331
332 /* end odd copyright. */
333
334 struct pci_bar {
335         uint32_t                                        raw_bar;
336         uint32_t                                        pio_base;
337         uint32_t                                        mmio_base32;
338         uint64_t                                        mmio_base64;
339         uint32_t                                        mmio_sz;
340 };
341
342 /* Struct for some meager contents of a PCI device */
343 struct pci_device {
344         STAILQ_ENTRY(pci_device)        all_dev;        /* list of all devices */
345         SLIST_ENTRY(pci_device)         irq_dev;        /* list of all devs off an irq */
346         bool                                            in_use;         /* prevent double discovery */
347         uint8_t                                         bus;
348         uint8_t                                         dev;
349         uint8_t                                         func;
350         uint16_t                                        dev_id;
351         uint16_t                                        ven_id;
352         uint8_t                                         irqline;
353         uint8_t                                         irqpin;
354         char                                            *header_type;
355         uint8_t                                         class;
356         uint8_t                                         subclass;
357         uint8_t                                         progif;
358         uint8_t                                         nr_bars;
359         struct pci_bar                          bar[MAX_PCI_BAR];
360 };
361
362 /* List of all discovered devices */
363 STAILQ_HEAD(pcidev_stailq, pci_device);
364 SLIST_HEAD(pcidev_slist, pci_device);
365 extern struct pcidev_stailq pci_devices;
366
367 void pci_init(void);
368 void pcidev_print_info(struct pci_device *pcidev, int verbosity);
369 uint32_t pci_config_addr(uint8_t bus, uint8_t dev, uint8_t func, uint8_t reg);
370
371 /* Read and write helpers (Eventually, we should have these be statics, since no
372  * device should touch PCI config space). */
373 uint32_t pci_read32(uint8_t bus, uint8_t dev, uint8_t func, uint8_t offset);
374 void pci_write32(uint8_t bus, uint8_t dev, uint8_t func, uint8_t offset,
375                  uint32_t value);
376 uint32_t pcidev_read32(struct pci_device *pcidev, uint8_t offset);
377 void pcidev_write32(struct pci_device *pcidev, uint8_t offset, uint32_t value);
378 uint16_t pcidev_read16(struct pci_device *pcidev, uint8_t offset);
379 void pcidev_write16(struct pci_device *pcidev, uint8_t offset, uint16_t value);
380 uint8_t pcidev_read8(struct pci_device *pcidev, uint8_t offset);
381 void pcidev_write8(struct pci_device *pcidev, uint8_t offset, uint8_t value);
382
383 /* BAR helpers, some more helpful than others. */
384 uint32_t pci_membar_get_sz(struct pci_device *pcidev, int bar);
385 uint32_t pci_getbar(struct pci_device *pcidev, unsigned int bar);
386 bool pci_is_iobar(uint32_t bar);
387 bool pci_is_membar32(uint32_t bar);
388 bool pci_is_membar64(uint32_t bar);
389 uint32_t pci_getmembar32(uint32_t bar);
390 uint32_t pci_getiobar32(uint32_t bar);
391
392 /* Other common PCI functions */
393 void pci_set_bus_master(struct pci_device *pcidev);
394
395 /* this is quite the Hacke */
396 #define explode_tbdf(tbdf) {pcidev.bus = tbdf >> 16;\
397                 pcidev.dev = (tbdf>>11)&0x1f;\
398                 pcidev.func = (tbdf>>8)&3;}
399
400 #endif /* ROS_ARCH_PCI_H */