34c79d14bac3f7ef75b265bf62f1533fc9d55b6f
[akaros.git] / kern / arch / x86 / pci.c
1 /* Copyright (c) 2009, 2010 The Regents of the University of California
2  * See LICENSE for details.
3  *
4  * Barret Rhoden <brho@cs.berkeley.edu>
5  * Original by Paul Pearce <pearce@eecs.berkeley.edu> */
6
7 #include <arch/x86.h>
8 #include <arch/pci.h>
9 #include <trap.h>
10 #include <stdio.h>
11 #include <string.h>
12 #include <assert.h>
13 #include <kmalloc.h>
14 #include <mm.h>
15 #include <arch/pci_defs.h>
16 #include <ros/errno.h>
17
18 /* List of all discovered devices */
19 struct pcidev_stailq pci_devices = STAILQ_HEAD_INITIALIZER(pci_devices);
20
21 /* PCI accesses are two-stage PIO, which need to complete atomically */
22 spinlock_t pci_lock = SPINLOCK_INITIALIZER_IRQSAVE;
23
24 static char STD_PCI_DEV[] = "Standard PCI Device";
25 static char PCI2PCI[] = "PCI-to-PCI Bridge";
26 static char PCI2CARDBUS[] = "PCI-Cardbus Bridge";
27
28 static uint32_t pci_read32(uint8_t bus, uint8_t dev, uint8_t func,
29                            uint32_t offset);
30
31 /* Gets any old raw bar, with some catches based on type. */
32 static uint32_t pci_getbar(struct pci_device *pcidev, unsigned int bar)
33 {
34         uint8_t type;
35
36         if (bar >= MAX_PCI_BAR)
37                 panic("Nonexistant bar requested!");
38         type = pcidev_read8(pcidev, PCI_HEADER_REG);
39         type &= ~0x80;  /* drop the MF bit */
40         /* Only types 0 and 1 have BARS */
41         if ((type != 0x00) && (type != 0x01))
42                 return 0;
43         /* Only type 0 has BAR2 - BAR5 */
44         if ((bar > 1) && (type != 0x00))
45                 return 0;
46         return pcidev_read32(pcidev, PCI_BAR0_STD + bar * PCI_BAR_OFF);
47 }
48
49 /* Determines if a given bar is IO (o/w, it's mem) */
50 static bool pci_is_iobar(uint32_t bar)
51 {
52         return bar & PCI_BAR_IO;
53 }
54
55 static bool pci_is_membar32(uint32_t bar)
56 {
57         if (pci_is_iobar(bar))
58                 return FALSE;
59         return (bar & PCI_MEMBAR_TYPE) == PCI_MEMBAR_32BIT;
60 }
61
62 static bool pci_is_membar64(uint32_t bar)
63 {
64         if (pci_is_iobar(bar))
65                 return FALSE;
66         return (bar & PCI_MEMBAR_TYPE) == PCI_MEMBAR_64BIT;
67 }
68
69 /* Helper to get the address from a membar.  Check the type beforehand */
70 static uint32_t pci_getmembar32(uint32_t bar)
71 {
72         uint8_t type = bar & PCI_MEMBAR_TYPE;
73
74         if (type != PCI_MEMBAR_32BIT) {
75                 warn("Unhandled PCI membar type: %02p\n", type >> 1);
76                 return 0;
77         }
78         return bar & 0xfffffff0;
79 }
80
81 /* Helper to get the address from an IObar.  Check the type beforehand */
82 static uint32_t pci_getiobar32(uint32_t bar)
83 {
84         return bar & 0xfffffffc;
85 }
86
87 /* memory bars have a little dance you go through to detect what the size of the
88  * memory region is.  for 64 bit bars, i'm assuming you only need to do this to
89  * the lower part (no device will need > 4GB, right?).
90  *
91  * Hold the dev's lock, or o/w avoid sync issues. */
92 static uint32_t __pci_membar_get_sz(struct pci_device *pcidev, int bar)
93 {
94         /* save the old value, write all 1s, invert, add 1, restore.
95          * http://wiki.osdev.org/PCI for details. */
96         uint32_t bar_off = PCI_BAR0_STD + bar * PCI_BAR_OFF;
97         uint32_t old_val = pcidev_read32(pcidev, bar_off);
98         uint32_t retval;
99
100         pcidev_write32(pcidev, bar_off, 0xffffffff);
101         /* Don't forget to mask the lower 3 bits! */
102         retval = pcidev_read32(pcidev, bar_off) & PCI_BAR_MEM_MASK;
103         retval = ~retval + 1;
104         pcidev_write32(pcidev, bar_off, old_val);
105         return retval;
106 }
107
108 /* process the bars.  these will tell us what address space (PIO or memory) and
109  * where the base is.  fills results into pcidev.  i don't know if you can have
110  * multiple bars with conflicting/different regions (like two separate PIO
111  * ranges).  I'm assuming you don't, and will warn if we see one. */
112 static void __pci_handle_bars(struct pci_device *pcidev)
113 {
114         uint32_t bar_val;
115         int max_bars;
116
117         if (pcidev->header_type == STD_PCI_DEV)
118                 max_bars = MAX_PCI_BAR;
119         else if (pcidev->header_type == PCI2PCI)
120                 max_bars = 2;
121         else
122                 max_bars = 0;
123         /* TODO: consider aborting for classes 00, 05 (memory ctlr), 06 (bridge)
124          */
125         for (int i = 0; i < max_bars; i++) {
126                 bar_val = pci_getbar(pcidev, i);
127                 pcidev->bar[i].raw_bar = bar_val;
128                 if (!bar_val)   /* (0 denotes no valid data) */
129                         continue;
130                 if (pci_is_iobar(bar_val)) {
131                         pcidev->bar[i].pio_base = pci_getiobar32(bar_val);
132                 } else {
133                         if (pci_is_membar32(bar_val)) {
134                                 pcidev->bar[i].mmio_base32 =
135                                         bar_val & PCI_BAR_MEM_MASK;
136                                 pcidev->bar[i].mmio_sz =
137                                         __pci_membar_get_sz(pcidev, i);
138                         } else if (pci_is_membar64(bar_val)) {
139                                 /* 64 bit, the lower 32 are in this bar, the
140                                  * upper are in the next bar */
141                                 pcidev->bar[i].mmio_base64 =
142                                         bar_val & PCI_BAR_MEM_MASK;
143                                 assert(i < max_bars - 1);
144                                 /* read next bar */
145                                 bar_val = pci_getbar(pcidev, i + 1);
146                                 /* note we don't check for IO or memsize.  the
147                                  * entire next bar is supposed to be for the
148                                  * upper 32 bits. */
149                                 pcidev->bar[i].mmio_base64 |=
150                                         (uint64_t)bar_val << 32;
151                                 pcidev->bar[i].mmio_sz =
152                                         __pci_membar_get_sz(pcidev, i);
153                                 i++;
154                         }
155                 }
156                 /* this will track the maximum bar we've had.  it'll include the
157                  * 64 bit uppers, as well as devices that have only higher
158                  * numbered bars. */
159                 pcidev->nr_bars = i + 1;
160         }
161 }
162
163 static void __pci_parse_caps(struct pci_device *pcidev)
164 {
165         uint32_t cap_off;       /* not sure if this can be extended from u8 */
166         uint8_t cap_id;
167
168         if (!(pcidev_read16(pcidev, PCI_STATUS_REG) & (1 << 4)))
169                 return;
170         switch (pcidev_read8(pcidev, PCI_HEADER_REG) & 0x7f) {
171         case 0:                         /* etc */
172         case 1:                         /* pci to pci bridge */
173                 cap_off = 0x34;
174                 break;
175         case 2:                         /* cardbus bridge */
176                 cap_off = 0x14;
177                 break;
178         default:
179                 return;
180         }
181         /* initial offset points to the addr of the first cap */
182         cap_off = pcidev_read8(pcidev, cap_off);
183         cap_off &= ~0x3;        /* osdev says the lower 2 bits are reserved */
184         while (cap_off) {
185                 cap_id = pcidev_read8(pcidev, cap_off);
186                 if (cap_id > PCI_CAP_ID_MAX) {
187                         printk("PCI %x:%x:%x had bad cap 0x%x\n", pcidev->bus,
188                                pcidev->dev, pcidev->func, cap_id);
189                         return;
190                 }
191                 pcidev->caps[cap_id] = cap_off;
192                 cap_off = pcidev_read8(pcidev, cap_off + 1);
193                 /* not sure if subsequent caps must be aligned or not */
194                 if (cap_off & 0x3)
195                         printk("PCI %x:%x:%x had unaligned cap offset 0x%x\n",
196                                pcidev->bus, pcidev->dev, pcidev->func, cap_off);
197         }
198 }
199
200 /* Scans the PCI bus.  Won't actually work for anything other than bus 0, til we
201  * sort out how to handle bridge devices. */
202 void pci_init(void)
203 {
204         uint32_t result = 0;
205         uint16_t dev_id, ven_id;
206         struct pci_device *pcidev;
207         int max_nr_func;
208         /* In earlier days bus address 0xff caused problems so we only iterated
209          * to PCI_MAX_BUS - 1, but this should no longer be an issue.  Old
210          * comment: phantoms at 0xff */
211         for (int i = 0; i < PCI_MAX_BUS; i++) {
212                 for (int j = 0; j < PCI_MAX_DEV; j++) {
213                         max_nr_func = 1;
214                         for (int k = 0; k < max_nr_func; k++) {
215                                 result = pci_read32(i, j, k, PCI_DEV_VEND_REG);
216                                 dev_id = result >> 16;
217                                 ven_id = result & 0xffff;
218                                 /* Skip invalid IDs (not a device)
219                                  * If the first function doesn't exist then no
220                                  * device is connected, but there can be gaps in
221                                  * the other function numbers. Eg. 0,2,3 is ok.
222                                  * */
223                                 if (ven_id == INVALID_VENDOR_ID) {
224                                         if (k == 0)
225                                                 break;
226                                         continue;
227                                 }
228                                 pcidev = kzmalloc(sizeof(struct pci_device), 0);
229                                 /* we don't need to lock it til we post the
230                                  * pcidev to the list*/
231                                 spinlock_init_irqsave(&pcidev->lock);
232                                 pcidev->bus = i;
233                                 pcidev->dev = j;
234                                 pcidev->func = k;
235                                 snprintf(pcidev->name, sizeof(pcidev->name),
236                                          "%02x:%02x.%x", pcidev->bus,
237                                          pcidev->dev, pcidev->func);
238                                 pcidev->dev_id = dev_id;
239                                 pcidev->ven_id = ven_id;
240                                 /* Get the Class/subclass */
241                                 pcidev->class =
242                                         pcidev_read8(pcidev, PCI_CLASS_REG);
243                                 pcidev->subclass =
244                                         pcidev_read8(pcidev, PCI_SUBCLASS_REG);
245                                 pcidev->progif =
246                                         pcidev_read8(pcidev, PCI_PROGIF_REG);
247                                 /* All device types (0, 1, 2) have the IRQ in
248                                  * the same place */
249                                 /* This is the PIC IRQ the device is wired to */
250                                 pcidev->irqline =
251                                         pcidev_read8(pcidev, PCI_IRQLINE_STD);
252                                 /* This is the interrupt pin the device uses
253                                  * (INTA# - INTD#) */
254                                 pcidev->irqpin =
255                                         pcidev_read8(pcidev, PCI_IRQPIN_STD);
256                                 /* bottom 7 bits are header type */
257                                 switch (pcidev_read8(pcidev, PCI_HEADER_REG)
258                                         & 0x7c) {
259                                 case 0x00:
260                                         pcidev->header_type = STD_PCI_DEV;
261                                         break;
262                                 case 0x01:
263                                         pcidev->header_type = PCI2PCI;
264                                         break;
265                                 case 0x02:
266                                         pcidev->header_type = PCI2CARDBUS;
267                                         break;
268                                 default:
269                                         pcidev->header_type =
270                                                 "Unknown Header Type";
271                                 }
272                                 
273                                 __pci_handle_bars(pcidev);
274                                 __pci_parse_caps(pcidev);
275                                 /* we're the only writer at this point in the
276                                  * boot process */
277                                 STAILQ_INSERT_TAIL(&pci_devices, pcidev,
278                                                    all_dev);
279                                 #ifdef CONFIG_PCI_VERBOSE
280                                 pcidev_print_info(pcidev, 4);
281                                 #else
282                                 pcidev_print_info(pcidev, 0);
283                                 #endif /* CONFIG_PCI_VERBOSE */
284                                 /* Top bit determines if we have multiple
285                                  * functions on this device.  We can't just
286                                  * check for more functions, since
287                                  * non-multifunction devices exist that respond
288                                  * to different functions with the same
289                                  * underlying device (same bars etc).  Note that
290                                  * this style allows for devices that only
291                                  * report multifunction in the first function's
292                                  * header. */
293                                 if (pcidev_read8(pcidev, PCI_HEADER_REG) & 0x80)
294                                         max_nr_func = PCI_MAX_FUNC;
295                         }
296                 }
297         }
298 }
299
300 uint32_t pci_config_addr(uint8_t bus, uint8_t dev, uint8_t func, uint32_t reg)
301 {
302         return (uint32_t)(((uint32_t)bus << 16) |
303                           ((uint32_t)dev << 11) |
304                           ((uint32_t)func << 8) |
305                           (reg & 0xfc) |
306                           ((reg & 0xf00) << 16) |/* extended PCI CFG space... */
307                           0x80000000);
308 }
309
310 /* Helper to read 32 bits from the config space of B:D:F.  'Offset' is how far
311  * into the config space we offset before reading, aka: where we are reading. */
312 static uint32_t pci_read32(uint8_t bus, uint8_t dev, uint8_t func,
313                            uint32_t offset)
314 {
315         uint32_t ret;
316
317         spin_lock_irqsave(&pci_lock);
318         outl(PCI_CONFIG_ADDR, pci_config_addr(bus, dev, func, offset));
319         ret = inl(PCI_CONFIG_DATA);
320         spin_unlock_irqsave(&pci_lock);
321         return ret;
322 }
323
324 /* Same, but writes (doing 32bit at a time).  Never actually tested (not sure if
325  * PCI lets you write back). */
326 static void pci_write32(uint8_t bus, uint8_t dev, uint8_t func, uint32_t offset,
327                         uint32_t value)
328 {
329         spin_lock_irqsave(&pci_lock);
330         outl(PCI_CONFIG_ADDR, pci_config_addr(bus, dev, func, offset));
331         outl(PCI_CONFIG_DATA, value);
332         spin_unlock_irqsave(&pci_lock);
333 }
334
335 static uint16_t pci_read16(uint8_t bus, uint8_t dev, uint8_t func,
336                            uint32_t offset)
337 {
338         uint16_t ret;
339
340         spin_lock_irqsave(&pci_lock);
341         outl(PCI_CONFIG_ADDR, pci_config_addr(bus, dev, func, offset));
342         ret = inw(PCI_CONFIG_DATA + (offset & 2));
343         spin_unlock_irqsave(&pci_lock);
344         return ret;
345 }
346
347 static void pci_write16(uint8_t bus, uint8_t dev, uint8_t func, uint32_t offset,
348                         uint16_t value)
349 {
350         spin_lock_irqsave(&pci_lock);
351         outl(PCI_CONFIG_ADDR, pci_config_addr(bus, dev, func, offset));
352         outw(PCI_CONFIG_DATA + (offset & 2), value);
353         spin_unlock_irqsave(&pci_lock);
354 }
355
356 static uint8_t pci_read8(uint8_t bus, uint8_t dev, uint8_t func,
357                          uint32_t offset)
358 {
359         uint8_t ret;
360
361         spin_lock_irqsave(&pci_lock);
362         outl(PCI_CONFIG_ADDR, pci_config_addr(bus, dev, func, offset));
363         ret = inb(PCI_CONFIG_DATA + (offset & 3));
364         spin_unlock_irqsave(&pci_lock);
365         return ret;
366 }
367
368 static void pci_write8(uint8_t bus, uint8_t dev, uint8_t func, uint32_t offset,
369                        uint8_t value)
370 {
371         spin_lock_irqsave(&pci_lock);
372         outl(PCI_CONFIG_ADDR, pci_config_addr(bus, dev, func, offset));
373         outb(PCI_CONFIG_DATA + (offset & 3), value);
374         spin_unlock_irqsave(&pci_lock);
375 }
376
377 uint32_t pcidev_read32(struct pci_device *pcidev, uint32_t offset)
378 {
379         return pci_read32(pcidev->bus, pcidev->dev, pcidev->func, offset);
380 }
381
382 void pcidev_write32(struct pci_device *pcidev, uint32_t offset, uint32_t value)
383 {
384         pci_write32(pcidev->bus, pcidev->dev, pcidev->func, offset, value);
385 }
386
387 uint16_t pcidev_read16(struct pci_device *pcidev, uint32_t offset)
388 {
389         return pci_read16(pcidev->bus, pcidev->dev, pcidev->func, offset);
390 }
391
392 void pcidev_write16(struct pci_device *pcidev, uint32_t offset, uint16_t value)
393 {
394         pci_write16(pcidev->bus, pcidev->dev, pcidev->func, offset, value);
395 }
396
397 uint8_t pcidev_read8(struct pci_device *pcidev, uint32_t offset)
398 {
399         return pci_read8(pcidev->bus, pcidev->dev, pcidev->func, offset);
400 }
401
402 void pcidev_write8(struct pci_device *pcidev, uint32_t offset, uint8_t value)
403 {
404         pci_write8(pcidev->bus, pcidev->dev, pcidev->func, offset, value);
405 }
406
407 /* Helper to get the class description strings.  Adapted from
408  * http://www.pcidatabase.com/reports.php?type=c-header */
409 static void pcidev_get_cldesc(struct pci_device *pcidev, char **class,
410                               char **subclass, char **progif)
411 {
412         int i;
413         *class = *subclass = *progif = "";
414
415         for (i = 0; i < PCI_CLASSCODETABLE_LEN; i++) {
416                 if (PciClassCodeTable[i].BaseClass == pcidev->class) {
417                         if (!(**class))
418                                 *class = PciClassCodeTable[i].BaseDesc;
419                         if (PciClassCodeTable[i].SubClass == pcidev->subclass) {
420                                 if (!(**subclass))
421                                         *subclass =
422                                                 PciClassCodeTable[i].SubDesc;
423                                 if (PciClassCodeTable[i].ProgIf ==
424                                     pcidev->progif) {
425                                         *progif = PciClassCodeTable[i].ProgDesc;
426                                         break ;
427                                 }
428                         }
429                 }
430         }
431 }
432
433 /* Helper to get the vendor and device description strings */
434 static void pcidev_get_devdesc(struct pci_device *pcidev, char **vend_short,
435                                char **vend_full, char **chip, char **chip_desc)
436 {
437         int i;
438         *vend_short = *vend_full = *chip = *chip_desc = "";
439
440         for (i = 0; i < PCI_VENTABLE_LEN; i++) {
441                 if (PciVenTable[i].VenId == pcidev->ven_id) {
442                         *vend_short = PciVenTable[i].VenShort;
443                         *vend_full = PciVenTable[i].VenFull;
444                         break ;
445                 }
446         }
447         for (i = 0; i < PCI_DEVTABLE_LEN; i++) {
448                 if ((PciDevTable[i].VenId == pcidev->ven_id) &&
449                    (PciDevTable[i].DevId == pcidev->dev_id)) {
450                         *chip = PciDevTable[i].Chip;
451                         *chip_desc = PciDevTable[i].ChipDesc;
452                         break ;
453                 }
454         }
455 }
456
457 /* Prints info (like lspci) for a device */
458 void pcidev_print_info(struct pci_device *pcidev, int verbosity)
459 {
460         char *ven_sht, *ven_fl, *chip, *chip_txt, *class, *subcl, *progif;
461
462         pcidev_get_cldesc(pcidev, &class, &subcl, &progif);
463         pcidev_get_devdesc(pcidev, &ven_sht, &ven_fl, &chip, &chip_txt);
464
465         printk("%02x:%02x.%x %s: %s %s %s: %s\n",
466                pcidev->bus,
467                pcidev->dev,
468                pcidev->func,
469                subcl,
470                ven_sht,
471                chip,
472                chip_txt,
473                    pcidev->header_type);
474         if (verbosity < 1)      /* whatever */
475                 return;
476         printk("\tIRQ: %02d IRQ pin: 0x%02x\n",
477                pcidev->irqline,
478                pcidev->irqpin);
479         printk("\tVendor Id: 0x%04x Device Id: 0x%04x\n",
480                pcidev->ven_id,
481                pcidev->dev_id);
482         printk("\t%s %s %s\n",
483                class,
484                progif,
485                ven_fl);
486         for (int i = 0; i < pcidev->nr_bars; i++) {
487                 if (pcidev->bar[i].raw_bar == 0)
488                         continue;
489                 printk("\tBAR %d: ", i);
490                 if (pci_is_iobar(pcidev->bar[i].raw_bar)) {
491                         assert(pcidev->bar[i].pio_base);
492                         printk("IO port 0x%04x\n", pcidev->bar[i].pio_base);
493                 } else {
494                         bool bar_is_64 =
495                                 pci_is_membar64(pcidev->bar[i].raw_bar);
496                         printk("MMIO Base%s %p, MMIO Size %p\n",
497                                bar_is_64 ? "64" : "32",
498                                bar_is_64 ? pcidev->bar[i].mmio_base64 :
499                                            pcidev->bar[i].mmio_base32,
500                                pcidev->bar[i].mmio_sz);
501                         /* Takes up two bars */
502                         if (bar_is_64) {
503                                 assert(!pcidev->bar[i].mmio_base32);
504                                 i++;
505                         }
506                 }
507         }
508         printk("\tCapabilities:");
509         for (int i = 0; i < PCI_CAP_ID_MAX + 1; i++) {
510                 if (pcidev->caps[i])
511                         printk(" 0x%02x", i);
512         }
513         printk("\n");
514 }
515
516 void pci_set_bus_master(struct pci_device *pcidev)
517 {
518         spin_lock_irqsave(&pcidev->lock);
519         pcidev_write16(pcidev, PCI_CMD_REG, pcidev_read16(pcidev, PCI_CMD_REG) |
520                                             PCI_CMD_BUS_MAS);
521         spin_unlock_irqsave(&pcidev->lock);
522 }
523
524 void pci_clr_bus_master(struct pci_device *pcidev)
525 {
526         uint16_t reg;
527
528         spin_lock_irqsave(&pcidev->lock);
529         reg = pcidev_read16(pcidev, PCI_CMD_REG);
530         reg &= ~PCI_CMD_BUS_MAS;
531         pcidev_write16(pcidev, PCI_CMD_REG, reg);
532         spin_unlock_irqsave(&pcidev->lock);
533 }
534
535 struct pci_device *pci_match_tbdf(int tbdf)
536 {
537         struct pci_device *search;
538         int bus, dev, func;
539
540         bus = BUSBNO(tbdf);
541         dev = BUSDNO(tbdf);
542         func = BUSFNO(tbdf);
543
544         STAILQ_FOREACH(search, &pci_devices, all_dev) {
545                 if ((search->bus == bus) &&
546                     (search->dev == dev) &&
547                     (search->func == func))
548                         return search;
549         }
550         return NULL;
551 }
552
553 /* Helper to get the membar value for BAR index bir */
554 uintptr_t pci_get_membar(struct pci_device *pcidev, int bir)
555 {
556         if (bir >= pcidev->nr_bars)
557                 return 0;
558         if (pcidev->bar[bir].mmio_base64) {
559                 assert(pci_is_membar64(pcidev->bar[bir].raw_bar));
560                 return pcidev->bar[bir].mmio_base64;
561         }
562         /* we can just return mmio_base32, even if it's 0.  but i'd like to do
563          * the assert too. */
564         if (pcidev->bar[bir].mmio_base32) {
565                 assert(pci_is_membar32(pcidev->bar[bir].raw_bar));
566                 return pcidev->bar[bir].mmio_base32;
567         }
568         return 0;
569 }
570
571 uintptr_t pci_get_iobar(struct pci_device *pcidev, int bir)
572 {
573         if (bir >= pcidev->nr_bars)
574                 return 0;
575         /* we can just return pio_base, even if it's 0.  but i'd like to do the
576          * assert too. */
577         if (pcidev->bar[bir].pio_base) {
578                 assert(pci_is_iobar(pcidev->bar[bir].raw_bar));
579                 return pcidev->bar[bir].pio_base;
580         }
581         return 0;
582 }
583
584 uint32_t pci_get_membar_sz(struct pci_device *pcidev, int bir)
585 {
586         if (bir >= pcidev->nr_bars)
587                 return 0;
588         return pcidev->bar[bir].mmio_sz;
589 }
590
591 uint16_t pci_get_vendor(struct pci_device *pcidev)
592 {
593         return pcidev->ven_id;
594 }
595
596 uint16_t pci_get_device(struct pci_device *pcidev)
597 {
598         return pcidev->dev_id;
599 }
600
601 uint16_t pci_get_subvendor(struct pci_device *pcidev)
602 {
603         uint8_t header_type = pcidev_read8(pcidev, PCI_HEADER_REG) & 0x7c;
604
605         switch (header_type) {
606         case 0x00: /* STD_PCI_DEV */
607                 return pcidev_read16(pcidev, PCI_SUBSYSVEN_STD);
608         case 0x01: /* PCI2PCI */
609                 return -1;
610         case 0x02: /* PCI2CARDBUS */
611                 return pcidev_read16(pcidev, PCI_SUBVENID_CB);
612         default:
613                 warn("Unknown Header Type, %d", header_type);
614         }
615         return -1;
616 }
617
618 uint16_t pci_get_subdevice(struct pci_device *pcidev)
619 {
620         uint8_t header_type = pcidev_read8(pcidev, PCI_HEADER_REG) & 0x7c;
621
622         switch (header_type) {
623         case 0x00: /* STD_PCI_DEV */
624                 return pcidev_read16(pcidev, PCI_SUBSYSID_STD);
625         case 0x01: /* PCI2PCI */
626                 return -1;
627         case 0x02: /* PCI2CARDBUS */
628                 return pcidev_read16(pcidev, PCI_SUBDEVID_CB);
629         default:
630                 warn("Unknown Header Type, %d", header_type);
631         }
632         return -1;
633 }
634
635 void pci_dump_config(struct pci_device *pcidev, size_t len)
636 {
637         if (len > 256)
638                 printk("FYI, printing more than 256 bytes of PCI space\n");
639         printk("PCI Config space for %02x:%02x:%02x\n---------------------\n",
640                pcidev->bus, pcidev->dev, pcidev->func);
641         for (int i = 0; i < len; i += 4)
642                 printk("0x%03x | %08x\n", i, pcidev_read32(pcidev, i));
643 }
644
645 int pci_find_cap(struct pci_device *pcidev, uint8_t cap_id, uint32_t *cap_reg)
646 {
647         if (cap_id > PCI_CAP_ID_MAX)
648                 return -EINVAL;
649         if (!pcidev->caps[cap_id])
650                 return -ENOENT;
651         /* The actual value at caps[id] is the offset in the PCI config space
652          * where that ID was stored.  That's needed for accessing the
653          * capability. */
654         if (cap_reg)
655                 *cap_reg = pcidev->caps[cap_id];
656         return 0;
657 }
658
659 unsigned int pci_to_tbdf(struct pci_device *pcidev)
660 {
661         return MKBUS(BusPCI, pcidev->bus, pcidev->dev, pcidev->func);
662 }
663
664 uintptr_t pci_map_membar(struct pci_device *dev, int bir)
665 {
666         uintptr_t paddr = pci_get_membar(dev, bir);
667         size_t sz = pci_get_membar_sz(dev, bir);
668         
669         if (!paddr || !sz)
670                 return 0;
671         return vmap_pmem_nocache(paddr, sz);
672 }
673
674 /* The following were ported from Linux:
675  *
676  * pci_set_cacheline_size
677  * pci_set_mwi
678  * pci_clear_mwi
679  */
680 int pci_set_cacheline_size(struct pci_device *dev)
681 {
682         uint8_t cl_sz;
683         uint8_t pci_cache_line_size = ARCH_CL_SIZE >> 2;
684
685         cl_sz = pcidev_read8(dev, PCI_CACHE_LINE_SIZE);
686         /* Validate current setting: the PCI_CACHE_LINE_SIZE must be equal to or
687          * multiple of the right value. */
688         if (cl_sz >= pci_cache_line_size && (cl_sz % pci_cache_line_size) == 0)
689                 return 0;
690         pcidev_write8(dev, PCI_CACHE_LINE_SIZE, pci_cache_line_size);
691         cl_sz = pcidev_read8(dev, PCI_CACHE_LINE_SIZE);
692         if (cl_sz == pci_cache_line_size)
693                 return 0;
694         printk("PCI device %s does not support cache line size of %d\n",
695                dev->name, pci_cache_line_size << 2);
696         return -EINVAL;
697 }
698
699 int pci_set_mwi(struct pci_device *dev)
700 {
701         int rc;
702         uint16_t cmd;
703
704         rc = pci_set_cacheline_size(dev);
705         if (rc)
706                 return rc;
707         cmd = pcidev_read16(dev, PCI_COMMAND);
708         if (!(cmd & PCI_COMMAND_INVALIDATE)) {
709                 cmd |= PCI_COMMAND_INVALIDATE;
710                 pcidev_write16(dev, PCI_COMMAND, cmd);
711         }
712         return 0;
713 }
714
715 void pci_clear_mwi(struct pci_device *dev)
716 {
717         uint16_t cmd;
718
719         cmd = pcidev_read16(dev, PCI_COMMAND);
720         if (cmd & PCI_COMMAND_INVALIDATE) {
721                 cmd &= ~PCI_COMMAND_INVALIDATE;
722                 pcidev_write16(dev, PCI_COMMAND, cmd);
723         }
724 }