iommu: cleanup intel-iommu.h
[akaros.git] / kern / arch / x86 / intel-iommu.h
1 /*
2  * Copyright © 2006-2015, Intel Corporation.
3  *
4  * Authors: Ashok Raj <ashok.raj@intel.com>
5  *          Anil S Keshavamurthy <anil.s.keshavamurthy@intel.com>
6  *          David Woodhouse <David.Woodhouse@intel.com>
7  *
8  * This program is free software; you can redistribute it and/or modify it
9  * under the terms and conditions of the GNU General Public License,
10  * version 2, as published by the Free Software Foundation.
11  *
12  * This program is distributed in the hope it will be useful, but WITHOUT
13  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
14  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
15  * more details.
16  *
17  * You should have received a copy of the GNU General Public License along with
18  * this program; if not, write to the Free Software Foundation, Inc., 59 Temple
19  * Place - Suite 330, Boston, MA 02111-1307 USA.
20  */
21
22 #ifndef _INTEL_IOMMU_H_
23 #define _INTEL_IOMMU_H_
24
25 #define u8 uint8_t
26 #define u16 uint16_t
27 #define u32 uint32_t
28 #define u64 uint64_t
29
30 /*
31  * VT-d hardware uses 4KiB page size regardless of host page size.
32  */
33 #define VTD_PAGE_SHIFT          (12)
34 #define VTD_PAGE_SIZE           (1UL << VTD_PAGE_SHIFT)
35 #define VTD_PAGE_MASK           (((u64)-1) << VTD_PAGE_SHIFT)
36 #define VTD_PAGE_ALIGN(addr)    (((addr) + VTD_PAGE_SIZE - 1) & VTD_PAGE_MASK)
37
38 #define VTD_STRIDE_SHIFT        (9)
39 #define VTD_STRIDE_MASK         (((u64)-1) << VTD_STRIDE_SHIFT)
40
41 #define DMA_PTE_READ (1)
42 #define DMA_PTE_WRITE (2)
43 #define DMA_PTE_LARGE_PAGE (1 << 7)
44 #define DMA_PTE_SNP (1 << 11)
45
46 #define CONTEXT_TT_MULTI_LEVEL  0
47 #define CONTEXT_TT_DEV_IOTLB    1
48 #define CONTEXT_TT_PASS_THROUGH 2
49 #define CONTEXT_PASIDE          BIT_ULL(3)
50
51 /*
52  * Intel IOMMU register specification per version 1.0 public spec.
53  */
54 #define DMAR_VER_REG    0x0     /* Arch version supported by this IOMMU */
55 #define DMAR_CAP_REG    0x8     /* Hardware supported capabilities */
56 #define DMAR_ECAP_REG   0x10    /* Extended capabilities supported */
57 #define DMAR_GCMD_REG   0x18    /* Global command register */
58 #define DMAR_GSTS_REG   0x1c    /* Global status register */
59 #define DMAR_RTADDR_REG 0x20    /* Root entry table */
60 #define DMAR_CCMD_REG   0x28    /* Context command reg */
61 #define DMAR_FSTS_REG   0x34    /* Fault Status register */
62 #define DMAR_FECTL_REG  0x38    /* Fault control register */
63 #define DMAR_FEDATA_REG 0x3c    /* Fault event interrupt data register */
64 #define DMAR_FEADDR_REG 0x40    /* Fault event interrupt addr register */
65 #define DMAR_FEUADDR_REG 0x44   /* Upper address register */
66 #define DMAR_AFLOG_REG  0x58    /* Advanced Fault control */
67 #define DMAR_PMEN_REG   0x64    /* Enable Protected Memory Region */
68 #define DMAR_PLMBASE_REG 0x68   /* PMRR Low addr */
69 #define DMAR_PLMLIMIT_REG 0x6c  /* PMRR low limit */
70 #define DMAR_PHMBASE_REG 0x70   /* pmrr high base addr */
71 #define DMAR_PHMLIMIT_REG 0x78  /* pmrr high limit */
72 #define DMAR_IQH_REG    0x80    /* Invalidation queue head register */
73 #define DMAR_IQT_REG    0x88    /* Invalidation queue tail register */
74 #define DMAR_IQ_SHIFT   4       /* Invalidation queue head/tail shift */
75 #define DMAR_IQA_REG    0x90    /* Invalidation queue addr register */
76 #define DMAR_ICS_REG    0x9c    /* Invalidation complete status register */
77 #define DMAR_IRTA_REG   0xb8    /* Interrupt remapping table addr register */
78 #define DMAR_PQH_REG    0xc0    /* Page request queue head register */
79 #define DMAR_PQT_REG    0xc8    /* Page request queue tail register */
80 #define DMAR_PQA_REG    0xd0    /* Page request queue address register */
81 #define DMAR_PRS_REG    0xdc    /* Page request status register */
82 #define DMAR_PECTL_REG  0xe0    /* Page request event control register */
83 #define DMAR_PEDATA_REG 0xe4    /* Page request event interrupt data register */
84 #define DMAR_PEADDR_REG 0xe8    /* Page request event interrupt addr register */
85 #define DMAR_PEUADDR_REG 0xec   /* Page request event Upper address register */
86 #define DMAR_MTRRCAP_REG 0x100  /* MTRR capability register */
87 #define DMAR_MTRRDEF_REG 0x108  /* MTRR default type register */
88 #define DMAR_MTRR_FIX64K_00000_REG 0x120 /* MTRR Fixed range registers */
89 #define DMAR_MTRR_FIX16K_80000_REG 0x128
90 #define DMAR_MTRR_FIX16K_A0000_REG 0x130
91 #define DMAR_MTRR_FIX4K_C0000_REG 0x138
92 #define DMAR_MTRR_FIX4K_C8000_REG 0x140
93 #define DMAR_MTRR_FIX4K_D0000_REG 0x148
94 #define DMAR_MTRR_FIX4K_D8000_REG 0x150
95 #define DMAR_MTRR_FIX4K_E0000_REG 0x158
96 #define DMAR_MTRR_FIX4K_E8000_REG 0x160
97 #define DMAR_MTRR_FIX4K_F0000_REG 0x168
98 #define DMAR_MTRR_FIX4K_F8000_REG 0x170
99 #define DMAR_MTRR_PHYSBASE0_REG 0x180 /* MTRR Variable range registers */
100 #define DMAR_MTRR_PHYSMASK0_REG 0x188
101 #define DMAR_MTRR_PHYSBASE1_REG 0x190
102 #define DMAR_MTRR_PHYSMASK1_REG 0x198
103 #define DMAR_MTRR_PHYSBASE2_REG 0x1a0
104 #define DMAR_MTRR_PHYSMASK2_REG 0x1a8
105 #define DMAR_MTRR_PHYSBASE3_REG 0x1b0
106 #define DMAR_MTRR_PHYSMASK3_REG 0x1b8
107 #define DMAR_MTRR_PHYSBASE4_REG 0x1c0
108 #define DMAR_MTRR_PHYSMASK4_REG 0x1c8
109 #define DMAR_MTRR_PHYSBASE5_REG 0x1d0
110 #define DMAR_MTRR_PHYSMASK5_REG 0x1d8
111 #define DMAR_MTRR_PHYSBASE6_REG 0x1e0
112 #define DMAR_MTRR_PHYSMASK6_REG 0x1e8
113 #define DMAR_MTRR_PHYSBASE7_REG 0x1f0
114 #define DMAR_MTRR_PHYSMASK7_REG 0x1f8
115 #define DMAR_MTRR_PHYSBASE8_REG 0x200
116 #define DMAR_MTRR_PHYSMASK8_REG 0x208
117 #define DMAR_MTRR_PHYSBASE9_REG 0x210
118 #define DMAR_MTRR_PHYSMASK9_REG 0x218
119 #define DMAR_VCCAP_REG          0xe00 /* Virtual command capability register */
120 #define DMAR_VCMD_REG           0xe10 /* Virtual command register */
121 #define DMAR_VCRSP_REG          0xe20 /* Virtual command response register */
122
123 #define OFFSET_STRIDE           (9)
124
125 #define dmar_readq(a) readq(a)
126 #define dmar_writeq(a,v) writeq(v,a)
127
128 #define DMAR_VER_MAJOR(v)               (((v) & 0xf0) >> 4)
129 #define DMAR_VER_MINOR(v)               ((v) & 0x0f)
130
131 /*
132  * Decoding Capability Register
133  */
134 #define cap_5lp_support(c)      (((c) >> 60) & 1)
135 #define cap_pi_support(c)       (((c) >> 59) & 1)
136 #define cap_fl1gp_support(c)    (((c) >> 56) & 1)
137 #define cap_read_drain(c)       (((c) >> 55) & 1)
138 #define cap_write_drain(c)      (((c) >> 54) & 1)
139 #define cap_max_amask_val(c)    (((c) >> 48) & 0x3f)
140 #define cap_num_fault_regs(c)   ((((c) >> 40) & 0xff) + 1)
141 #define cap_pgsel_inv(c)        (((c) >> 39) & 1)
142
143 #define cap_super_page_val(c)   (((c) >> 34) & 0xf)
144 #define cap_super_offset(c)     (((find_first_bit(&cap_super_page_val(c), 4)) \
145                                         * OFFSET_STRIDE) + 21)
146
147 #define cap_fault_reg_offset(c) ((((c) >> 24) & 0x3ff) * 16)
148 #define cap_max_fault_reg_offset(c) \
149         (cap_fault_reg_offset(c) + cap_num_fault_regs(c) * 16)
150
151 #define cap_zlr(c)              (((c) >> 22) & 1)
152 #define cap_isoch(c)            (((c) >> 23) & 1)
153 #define cap_mgaw(c)             ((((c) >> 16) & 0x3f) + 1)
154 #define cap_sagaw(c)            (((c) >> 8) & 0x1f)
155 #define cap_caching_mode(c)     (((c) >> 7) & 1)
156 #define cap_phmr(c)             (((c) >> 6) & 1)
157 #define cap_plmr(c)             (((c) >> 5) & 1)
158 #define cap_rwbf(c)             (((c) >> 4) & 1)
159 #define cap_afl(c)              (((c) >> 3) & 1)
160 #define cap_ndoms(c)            (((unsigned long)1) << (4 + 2 * ((c) & 0x7)))
161 /*
162  * Extended Capability Register
163  */
164
165 #define ecap_smpwc(e)           (((e) >> 48) & 0x1)
166 #define ecap_flts(e)            (((e) >> 47) & 0x1)
167 #define ecap_slts(e)            (((e) >> 46) & 0x1)
168 #define ecap_smts(e)            (((e) >> 43) & 0x1)
169 #define ecap_dit(e)             ((e >> 41) & 0x1)
170 #define ecap_pasid(e)           ((e >> 40) & 0x1)
171 #define ecap_pss(e)             ((e >> 35) & 0x1f)
172 #define ecap_eafs(e)            ((e >> 34) & 0x1)
173 #define ecap_nwfs(e)            ((e >> 33) & 0x1)
174 #define ecap_srs(e)             ((e >> 31) & 0x1)
175 #define ecap_ers(e)             ((e >> 30) & 0x1)
176 #define ecap_prs(e)             ((e >> 29) & 0x1)
177 #define ecap_broken_pasid(e)    ((e >> 28) & 0x1)
178 #define ecap_dis(e)             ((e >> 27) & 0x1)
179 #define ecap_nest(e)            ((e >> 26) & 0x1)
180 #define ecap_mts(e)             ((e >> 25) & 0x1)
181 #define ecap_ecs(e)             ((e >> 24) & 0x1)
182 #define ecap_iotlb_offset(e)    ((((e) >> 8) & 0x3ff) * 16)
183 #define ecap_max_iotlb_offset(e) (ecap_iotlb_offset(e) + 16)
184 #define ecap_coherent(e)        ((e) & 0x1)
185 #define ecap_qis(e)             ((e) & 0x2)
186 #define ecap_pass_through(e)    ((e >> 6) & 0x1)
187 #define ecap_eim_support(e)     ((e >> 4) & 0x1)
188 #define ecap_ir_support(e)      ((e >> 3) & 0x1)
189 #define ecap_dev_iotlb_support(e)       (((e) >> 2) & 0x1)
190 #define ecap_max_handle_mask(e) ((e >> 20) & 0xf)
191 #define ecap_sc_support(e)      ((e >> 7) & 0x1) /* Snooping Control */
192
193 /* IOTLB_REG */
194 #define DMA_TLB_FLUSH_GRANU_OFFSET  60
195 #define DMA_TLB_GLOBAL_FLUSH (((u64)1) << 60)
196 #define DMA_TLB_DSI_FLUSH (((u64)2) << 60)
197 #define DMA_TLB_PSI_FLUSH (((u64)3) << 60)
198 #define DMA_TLB_IIRG(type) ((type >> 60) & 3)
199 #define DMA_TLB_IAIG(val) (((val) >> 57) & 3)
200 #define DMA_TLB_READ_DRAIN (((u64)1) << 49)
201 #define DMA_TLB_WRITE_DRAIN (((u64)1) << 48)
202 #define DMA_TLB_DID(id) (((u64)((id) & 0xffff)) << 32)
203 #define DMA_TLB_IVT (((u64)1) << 63)
204 #define DMA_TLB_IH_NONLEAF (((u64)1) << 6)
205 #define DMA_TLB_MAX_SIZE (0x3f)
206
207 /* INVALID_DESC */
208 #define DMA_CCMD_INVL_GRANU_OFFSET  61
209 #define DMA_ID_TLB_GLOBAL_FLUSH (((u64)1) << 4)
210 #define DMA_ID_TLB_DSI_FLUSH    (((u64)2) << 4)
211 #define DMA_ID_TLB_PSI_FLUSH    (((u64)3) << 4)
212 #define DMA_ID_TLB_READ_DRAIN   (((u64)1) << 7)
213 #define DMA_ID_TLB_WRITE_DRAIN  (((u64)1) << 6)
214 #define DMA_ID_TLB_DID(id)      (((u64)((id & 0xffff) << 16)))
215 #define DMA_ID_TLB_IH_NONLEAF   (((u64)1) << 6)
216 #define DMA_ID_TLB_ADDR(addr)   (addr)
217 #define DMA_ID_TLB_ADDR_MASK(mask)      (mask)
218
219 /* PMEN_REG */
220 #define DMA_PMEN_EPM (((u32)1)<<31)
221 #define DMA_PMEN_PRS (((u32)1)<<0)
222
223 /* GCMD_REG */
224 #define DMA_GCMD_TE (((u32)1) << 31)
225 #define DMA_GCMD_SRTP (((u32)1) << 30)
226 #define DMA_GCMD_SFL (((u32)1) << 29)
227 #define DMA_GCMD_EAFL (((u32)1) << 28)
228 #define DMA_GCMD_WBF (((u32)1) << 27)
229 #define DMA_GCMD_QIE (((u32)1) << 26)
230 #define DMA_GCMD_SIRTP (((u32)1) << 24)
231 #define DMA_GCMD_IRE (((u32) 1) << 25)
232 #define DMA_GCMD_CFI (((u32) 1) << 23)
233
234 /* GSTS_REG */
235 #define DMA_GSTS_TES (((u32)1) << 31)
236 #define DMA_GSTS_RTPS (((u32)1) << 30)
237 #define DMA_GSTS_FLS (((u32)1) << 29)
238 #define DMA_GSTS_AFLS (((u32)1) << 28)
239 #define DMA_GSTS_WBFS (((u32)1) << 27)
240 #define DMA_GSTS_QIES (((u32)1) << 26)
241 #define DMA_GSTS_IRTPS (((u32)1) << 24)
242 #define DMA_GSTS_IRES (((u32)1) << 25)
243 #define DMA_GSTS_CFIS (((u32)1) << 23)
244
245 /* DMA_RTADDR_REG */
246 #define DMA_RTADDR_RTT (((u64)1) << 11)
247 #define DMA_RTADDR_SMT (((u64)1) << 10)
248
249 /* CCMD_REG */
250 #define DMA_CCMD_ICC (((u64)1) << 63)
251 #define DMA_CCMD_GLOBAL_INVL (((u64)1) << 61)
252 #define DMA_CCMD_DOMAIN_INVL (((u64)2) << 61)
253 #define DMA_CCMD_DEVICE_INVL (((u64)3) << 61)
254 #define DMA_CCMD_FM(m) (((u64)((m) & 0x3)) << 32)
255 #define DMA_CCMD_MASK_NOBIT 0
256 #define DMA_CCMD_MASK_1BIT 1
257 #define DMA_CCMD_MASK_2BIT 2
258 #define DMA_CCMD_MASK_3BIT 3
259 #define DMA_CCMD_SID(s) (((u64)((s) & 0xffff)) << 16)
260 #define DMA_CCMD_DID(d) ((u64)((d) & 0xffff))
261
262 /* FECTL_REG */
263 #define DMA_FECTL_IM (((u32)1) << 31)
264
265 /* FSTS_REG */
266 #define DMA_FSTS_PFO (1 << 0) /* Primary Fault Overflow */
267 #define DMA_FSTS_PPF (1 << 1) /* Primary Pending Fault */
268 #define DMA_FSTS_IQE (1 << 4) /* Invalidation Queue Error */
269 #define DMA_FSTS_ICE (1 << 5) /* Invalidation Completion Error */
270 #define DMA_FSTS_ITE (1 << 6) /* Invalidation Time-out Error */
271 #define DMA_FSTS_PRO (1 << 7) /* Page Request Overflow */
272 #define dma_fsts_fault_record_index(s) (((s) >> 8) & 0xff)
273
274 /* FRCD_REG, 32 bits access */
275 #define DMA_FRCD_F (((u32)1) << 31)
276 #define dma_frcd_type(d) ((d >> 30) & 1)
277 #define dma_frcd_fault_reason(c) (c & 0xff)
278 #define dma_frcd_source_id(c) (c & 0xffff)
279 /* low 64 bit */
280 #define dma_frcd_page_addr(d) (d & (((u64)-1) << PAGE_SHIFT))
281
282 /* PRS_REG */
283 #define DMA_PRS_PPR     ((u32)1)
284
285 #define IOMMU_WAIT_OP(iommu, offset, op, cond, sts)                     \
286 do {                                                                    \
287         cycles_t start_time = get_cycles();                             \
288         while (1) {                                                     \
289                 sts = op(iommu->reg + offset);                          \
290                 if (cond)                                               \
291                         break;                                          \
292                 if (DMAR_OPERATION_TIMEOUT < (get_cycles() - start_time))\
293                         panic("DMAR hardware is malfunctioning\n");     \
294                 cpu_relax();                                            \
295         }                                                               \
296 } while (0)
297
298 #define QI_LENGTH       256     /* queue length */
299
300 enum {
301         QI_FREE,
302         QI_IN_USE,
303         QI_DONE,
304         QI_ABORT
305 };
306
307 #define QI_CC_TYPE              0x1
308 #define QI_IOTLB_TYPE           0x2
309 #define QI_DIOTLB_TYPE          0x3
310 #define QI_IEC_TYPE             0x4
311 #define QI_IWD_TYPE             0x5
312 #define QI_EIOTLB_TYPE          0x6
313 #define QI_PC_TYPE              0x7
314 #define QI_DEIOTLB_TYPE         0x8
315 #define QI_PGRP_RESP_TYPE       0x9
316 #define QI_PSTRM_RESP_TYPE      0xa
317
318 #define QI_IEC_SELECTIVE        (((u64)1) << 4)
319 #define QI_IEC_IIDEX(idx)       (((u64)(idx & 0xffff) << 32))
320 #define QI_IEC_IM(m)            (((u64)(m & 0x1f) << 27))
321
322 #define QI_IWD_STATUS_DATA(d)   (((u64)d) << 32)
323 #define QI_IWD_STATUS_WRITE     (((u64)1) << 5)
324
325 #define QI_IOTLB_DID(did)       (((u64)did) << 16)
326 #define QI_IOTLB_DR(dr)         (((u64)dr) << 7)
327 #define QI_IOTLB_DW(dw)         (((u64)dw) << 6)
328 #define QI_IOTLB_GRAN(gran)     (((u64)gran) >> (DMA_TLB_FLUSH_GRANU_OFFSET-4))
329 #define QI_IOTLB_ADDR(addr)     (((u64)addr) & VTD_PAGE_MASK)
330 #define QI_IOTLB_IH(ih)         (((u64)ih) << 6)
331 #define QI_IOTLB_AM(am)         (((u8)am))
332
333 #define QI_CC_FM(fm)            (((u64)fm) << 48)
334 #define QI_CC_SID(sid)          (((u64)sid) << 32)
335 #define QI_CC_DID(did)          (((u64)did) << 16)
336 #define QI_CC_GRAN(gran)        (((u64)gran) >> (DMA_CCMD_INVL_GRANU_OFFSET-4))
337
338 #define QI_DEV_IOTLB_SID(sid)   ((u64)((sid) & 0xffff) << 32)
339 #define QI_DEV_IOTLB_QDEP(qdep) (((qdep) & 0x1f) << 16)
340 #define QI_DEV_IOTLB_ADDR(addr) ((u64)(addr) & VTD_PAGE_MASK)
341 #define QI_DEV_IOTLB_PFSID(pfsid) (((u64)(pfsid & 0xf) << 12) | ((u64)(pfsid & 0xfff) << 52))
342 #define QI_DEV_IOTLB_SIZE       1
343 #define QI_DEV_IOTLB_MAX_INVS   32
344
345 #define QI_PC_PASID(pasid)      (((u64)pasid) << 32)
346 #define QI_PC_DID(did)          (((u64)did) << 16)
347 #define QI_PC_GRAN(gran)        (((u64)gran) << 4)
348
349 #define QI_PC_ALL_PASIDS        (QI_PC_TYPE | QI_PC_GRAN(0))
350 #define QI_PC_PASID_SEL         (QI_PC_TYPE | QI_PC_GRAN(1))
351
352 #define QI_EIOTLB_ADDR(addr)    ((u64)(addr) & VTD_PAGE_MASK)
353 #define QI_EIOTLB_GL(gl)        (((u64)gl) << 7)
354 #define QI_EIOTLB_IH(ih)        (((u64)ih) << 6)
355 #define QI_EIOTLB_AM(am)        (((u64)am))
356 #define QI_EIOTLB_PASID(pasid)  (((u64)pasid) << 32)
357 #define QI_EIOTLB_DID(did)      (((u64)did) << 16)
358 #define QI_EIOTLB_GRAN(gran)    (((u64)gran) << 4)
359
360 #define QI_DEV_EIOTLB_ADDR(a)   ((u64)(a) & VTD_PAGE_MASK)
361 #define QI_DEV_EIOTLB_SIZE      (((u64)1) << 11)
362 #define QI_DEV_EIOTLB_GLOB(g)   ((u64)g)
363 #define QI_DEV_EIOTLB_PASID(p)  (((u64)p) << 32)
364 #define QI_DEV_EIOTLB_SID(sid)  ((u64)((sid) & 0xffff) << 16)
365 #define QI_DEV_EIOTLB_QDEP(qd)  ((u64)((qd) & 0x1f) << 4)
366 #define QI_DEV_EIOTLB_PFSID(pfsid) (((u64)(pfsid & 0xf) << 12) | ((u64)(pfsid & 0xfff) << 52))
367 #define QI_DEV_EIOTLB_MAX_INVS  32
368
369 /* Page group response descriptor QW0 */
370 #define QI_PGRP_PASID_P(p)      (((u64)(p)) << 4)
371 #define QI_PGRP_PDP(p)          (((u64)(p)) << 5)
372 #define QI_PGRP_RESP_CODE(res)  (((u64)(res)) << 12)
373 #define QI_PGRP_DID(rid)        (((u64)(rid)) << 16)
374 #define QI_PGRP_PASID(pasid)    (((u64)(pasid)) << 32)
375
376 /* Page group response descriptor QW1 */
377 #define QI_PGRP_LPIG(x)         (((u64)(x)) << 2)
378 #define QI_PGRP_IDX(idx)        (((u64)(idx)) << 3)
379
380
381 #define QI_RESP_SUCCESS         0x0
382 #define QI_RESP_INVALID         0x1
383 #define QI_RESP_FAILURE         0xf
384
385 #define QI_GRAN_ALL_ALL                 0
386 #define QI_GRAN_NONG_ALL                1
387 #define QI_GRAN_NONG_PASID              2
388 #define QI_GRAN_PSI_PASID               3
389
390 #define qi_shift(iommu)         (DMAR_IQ_SHIFT + !!ecap_smts((iommu)->ecap))
391
392 struct qi_desc {
393         u64 qw0;
394         u64 qw1;
395         u64 qw2;
396         u64 qw3;
397 };
398
399 /* 1MB - maximum possible interrupt remapping table size */
400 #define INTR_REMAP_PAGE_ORDER   8
401 #define INTR_REMAP_TABLE_REG_SIZE       0xf
402 #define INTR_REMAP_TABLE_REG_SIZE_MASK  0xf
403
404 #define INTR_REMAP_TABLE_ENTRIES        65536
405
406 enum {
407         SR_DMAR_FECTL_REG,
408         SR_DMAR_FEDATA_REG,
409         SR_DMAR_FEADDR_REG,
410         SR_DMAR_FEUADDR_REG,
411         MAX_SR_DMAR_REGS
412 };
413
414 #define VTD_FLAG_TRANS_PRE_ENABLED      (1 << 0)
415 #define VTD_FLAG_IRQ_REMAP_PRE_ENABLED  (1 << 1)
416
417 /*
418  * 0: Present
419  * 1-11: Reserved
420  * 12-63: Context Ptr (12 - (haw-1))
421  * 64-127: Reserved
422  */
423 struct root_entry {
424         u64     lo;
425         u64     hi;
426 };
427
428 /*
429  * low 64 bits:
430  * 0: present
431  * 1: fault processing disable
432  * 2-3: translation type
433  * 12-63: address space root
434  * high 64 bits:
435  * 0-2: address width
436  * 3-6: aval
437  * 8-23: domain id
438  */
439 struct context_entry {
440         u64 lo;
441         u64 hi;
442 };
443
444 /*
445  * 0: readable
446  * 1: writable
447  * 2-6: reserved
448  * 7: super page
449  * 8-10: available
450  * 11: snoop behavior
451  * 12-63: Host physcial address
452  */
453 struct dma_pte {
454         u64 val;
455 };
456
457 #endif