x86: Clarify cpuid 64 bit check
[akaros.git] / kern / arch / x86 / cpuinfo.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #include <arch/arch.h>
8 #include <arch/x86.h>
9 #include <arch/mmu.h>
10 #include <stdio.h>
11 #include <assert.h>
12 #include <ros/memlayout.h>
13 #include <pmap.h>
14 #include <kdebug.h>
15 #include <string.h>
16 #include <cpu_feat.h>
17
18 /* Check Intel's SDM 2a for Table 3-17 for the cpuid leaves */
19 void print_cpuinfo(void)
20 {
21         uint32_t eax, ebx, ecx, edx;
22         uint32_t model, family, ext_model, ext_family;
23         uint64_t msr_val;
24         char vendor_id[13];
25         int max_std_lvl, max_extd_lvl;
26         extern char _start[];
27
28         if (sizeof(long) == 8)
29                 printk("64 bit Kernel Booting...\n");
30         else
31                 printk("32 bit Kernel Booting...\n");
32
33         // x86 Vendor Detection:
34         asm volatile ("cpuid;"
35                   "movl    %%ebx, (%2);"
36                   "movl    %%edx, 4(%2);"
37                   "movl    %%ecx, 8(%2);"
38                  : "=a"(eax)
39                  : "a"(0), "D"(vendor_id)
40                  : "%ebx", "%ecx", "%edx");
41
42         vendor_id[12] = '\0';
43         cprintf("Vendor ID: %s\n", vendor_id);
44         /* not a great check - old intel P5s have no vendor id */
45         if (!strcmp(vendor_id, "GenuineIntel"))
46                 cpu_set_feat(CPU_FEAT_X86_VENDOR_INTEL);
47         else if (!strcmp(vendor_id, "AuthenticAMD"))
48                 cpu_set_feat(CPU_FEAT_X86_VENDOR_AMD);
49
50
51         /* intel supports a way to hide the upper leaves of cpuid, beyond 3.  the
52          * bios might have done this, so we'll make sure it is off. */
53         if (cpu_has_feat(CPU_FEAT_X86_VENDOR_INTEL)) {
54                 msr_val = read_msr(IA32_MISC_ENABLE);
55                 if (msr_val & (1 << 22))
56                         write_msr(IA32_MISC_ENABLE, msr_val & ~(1 << 22));
57         }
58         cprintf("Largest Standard Function Number Supported: %d\n", eax);
59         max_std_lvl = eax;
60         cpuid(0x80000000, 0x0, &eax, 0, 0, 0);
61         cprintf("Largest Extended Function Number Supported: 0x%08x\n", eax);
62         max_extd_lvl = eax;
63         cpuid(1, 0x0, &eax, &ebx, &ecx, &edx);
64         ext_family = (eax >> 20) & 0xff;
65         ext_model = (eax >> 16) & 0xf;
66         family = (eax >> 8) & 0xf;
67         model = (eax >> 4) & 0xf;
68         if ((family == 15) || (family == 6))
69                 model += ext_model << 4;
70         if (family == 15)
71                 family += ext_family;
72         cprintf("Family: %d\n", family);
73         cprintf("Model: %d\n", model);
74         cprintf("Stepping: %d\n", eax & 0x0000000F);
75         // eventually can fill this out with SDM Vol3B App B info, or
76         // better yet with stepping info.  or cpuid 8000_000{2,3,4}
77         switch ( family << 8 | model ) {
78                 case(0x061a):
79                         cprintf("Processor: Core i7\n");
80                         break;
81                 case(0x060f):
82                         cprintf("Processor: Core 2 Duo or Similar\n");
83                         break;
84                 default:
85                         cprintf("Unknown or non-Intel CPU\n");
86         }
87         if (!(edx & 0x00000020))
88                 panic("MSRs not supported!");
89         if (!(edx & 0x00001000))
90                 panic("MTRRs not supported!");
91         if (!(edx & (1 << 16)))
92                 panic("PAT not supported!");
93         if (!(edx & 0x00002000))
94                 panic("Global Pages not supported!");
95         if (!(edx & 0x00000200))
96                 panic("Local APIC Not Detected!");
97         if (ecx & 0x00200000)
98                 cprintf("x2APIC Detected\n");
99         else
100                 panic("x2APIC Not Detected\n");
101         /* Not sure how to detect AMD HW virt yet. */
102         if ((ecx & 0x00000060) && cpu_has_feat(CPU_FEAT_X86_VENDOR_INTEL)) {
103                 msr_val = read_msr(IA32_FEATURE_CONTROL);
104                 printd("64 Bit Feature Control: 0x%08x\n", msr_val);
105                 if ((msr_val & 0x5) == 0x5)
106                         printk("Hardware virtualization supported\n");
107                 else
108                         printk("Hardware virtualization not supported\n");
109         } else {
110                 printk("Hardware virtualization not detected.  (AMD?)\n");
111         }
112         /* FP and SSE Checks */
113         if (edx & 0x00000001)
114                 printk("FPU Detected\n");
115         else
116                 panic("FPU Not Detected!!\n");
117         printk("SSE support: ");
118         if (edx & (1 << 25))
119                 printk("sse ");
120         else
121                 panic("SSE Support Not Detected!!\n");
122         if (edx & (1 << 26))
123                 printk("sse2 ");
124         if (ecx & (1 << 0))
125                 printk("sse3 ");
126         if (ecx & (1 << 9))
127                 printk("ssse3 ");
128         if (ecx & (1 << 19))
129                 printk("sse4.1 ");
130         if (ecx & (1 << 20))
131                 printk("sse4.2 ");
132         if (edx & (1 << 23))
133                 printk("mmx ");
134         if ((edx & (1 << 25)) && (!(edx & (1 << 24))))
135                 panic("SSE support, but no FXSAVE!");
136         printk("\n");
137         cpuid(0x80000008, 0x0, &eax, &ebx, &ecx, &edx);
138         cprintf("Physical Address Bits: %d\n", eax & 0x000000FF);
139         msr_val = read_msr(IA32_APIC_BASE);
140         if (!(msr_val & MSR_APIC_ENABLE))
141                 panic("Local APIC Disabled!!");
142         cpuid(0x80000007, 0x0, &eax, &ebx, &ecx, &edx);
143         if (edx & 0x00000100)
144                 printk("Invariant TSC present\n");
145         else
146                 printk("Invariant TSC not present\n");
147         cpuid(0x07, 0x0, &eax, &ebx, &ecx, &edx);
148         if (ebx & 0x00000001) {
149                 printk("FS/GS Base RD/W supported\n");
150                 cpu_set_feat(CPU_FEAT_X86_FSGSBASE);
151         } else {
152                 printk("FS/GS Base RD/W not supported\n");
153                 #ifdef CONFIG_NOFASTCALL_FSBASE
154                 panic("Can't write FS Base from userspace, and no FASTCALL support!");
155                 #endif
156         }
157         cpuid(0x80000001, 0x0, &eax, &ebx, &ecx, &edx);
158         if (edx & (1 << 27)) {
159                 printk("RDTSCP supported\n");
160                 /* Set core 0's id, for use during boot (if FAST_COREID) */
161                 write_msr(MSR_TSC_AUX, 0);
162         } else {
163                 printk("RDTSCP not supported, but emulated for userspace\n");
164         }
165         /* Regardless, make sure userspace can access rdtsc (and rdtscp) */
166         lcr4(rcr4() & ~CR4_TSD);
167         printk("1 GB Jumbo pages %ssupported\n", edx & (1 << 26) ? "" : "not ");
168         if (!(edx & (1 << 29))) {
169                 printk("Not 64 bit, refusing to boot!\n");
170                 while (1)
171                         asm volatile ("hlt");
172         }
173         cpuid(0x00000006, 0x0, &eax, 0, 0, 0);
174         if (eax & (1 << 2))
175                 printk("Always running APIC detected\n");
176         else
177                 printk("Always running APIC *not* detected\n");
178
179         /* TODO: Eventually consolidate all of our "cpuid" stuff. */
180         #define CPUID_FXSR_SUPPORT          (1 << 24)
181         #define CPUID_XSAVE_SUPPORT         (1 << 26)
182         #define CPUID_XSAVEOPT_SUPPORT      (1 << 0)
183         #define CPUID_MONITOR_MWAIT         (1 << 3)
184         #define CPUID_MWAIT_PWR_MGMT        (1 << 0)
185
186         cpuid(0x01, 0x00, 0, 0, &ecx, &edx);
187         if (CPUID_FXSR_SUPPORT & edx)
188                 cpu_set_feat(CPU_FEAT_X86_FXSR);
189         if (CPUID_XSAVE_SUPPORT & ecx)
190                 cpu_set_feat(CPU_FEAT_X86_XSAVE);
191
192         cpuid(0x0d, 0x01, &eax, 0, 0, 0);
193         if (CPUID_XSAVEOPT_SUPPORT & eax)
194                 cpu_set_feat(CPU_FEAT_X86_XSAVEOPT);
195
196         cpuid(0x01, 0x00, 0, 0, &ecx, 0);
197         if (CPUID_MONITOR_MWAIT & ecx) {
198                 cpuid(0x05, 0x00, 0, 0, &ecx, 0);
199                 if (CPUID_MWAIT_PWR_MGMT & ecx)
200                         cpu_set_feat(CPU_FEAT_X86_MWAIT);
201         }
202 }
203
204 #define BIT_SPACING "        "
205 #define BIT_DASHES "----------------"
206
207 void show_mapping(pgdir_t pgdir, uintptr_t start, size_t size)
208 {
209         pte_t pte;
210         int perm;
211         page_t *page;
212         uintptr_t i;
213
214         printk("   %sVirtual    %sPhysical  Ps Dr Ac G CD WT U W P EPTE\n",
215                BIT_SPACING, BIT_SPACING);
216         printk("-------------------------------------------------%s\n", BIT_DASHES);
217         for(i = 0; i < size; i += PGSIZE, start += PGSIZE) {
218                 pte = pgdir_walk(pgdir, (void*)start, 0);
219                 printk("%p  ", start);
220                 if (pte_walk_okay(pte)) {
221                         /* A note on PTE perms.  If you look at just the PTE, you don't get
222                          * the full picture for W and U.  Those are the intersection of all
223                          * bits.  In Akaros, we do U or not at the earliest point (PML4
224                          * entries).  All other PTEs have U set.  For W, it's the opposite.
225                          * The PTE for the actual page has W or not, and all others has W
226                          * set.  W needs to be more fine-grained, but U doesn't.  Plus the
227                          * UVPT mapping requires the U to see interior pages (but have W
228                          * off). */
229                         perm = get_va_perms(pgdir, (void*)start);
230                         printk("%p  %1d  %1d  %1d  %1d %1d  %1d  %1d %1d %1d 0x%llx\n",
231                                pte_get_paddr(pte),
232                                pte_is_jumbo(pte),
233                                pte_is_dirty(pte),
234                                pte_is_accessed(pte),
235                                (pte_print(pte) & PTE_G) / PTE_G,
236                                (pte_print(pte) & __PTE_PCD) / __PTE_PCD,
237                                (pte_print(pte) & __PTE_PWT) / __PTE_PWT,
238                                (perm & PTE_U) / PTE_U,
239                                (perm & PTE_W) / PTE_W,
240                                pte_is_present(pte),
241                                *(unsigned long*)kpte_to_epte(pte));
242                 } else {
243                         printk("%p\n", 0);
244                 }
245         }
246 }
247
248 /* return 0 if ok, -1 if it failed for some reason.
249  * Be sensible and call it with 16 bytes.
250  */
251 int vendor_id(char *vid)
252 {
253         uint32_t eax, ebx, ecx, edx;
254
255         asm volatile ("cpuid;"
256                   "movl    %%ebx, (%2);"
257                   "movl    %%edx, 4(%2);"
258                   "movl    %%ecx, 8(%2);"
259                  : "=a"(eax)
260                  : "a"(0), "D"(vid)
261                  : "%ebx", "%ecx", "%edx");
262
263         vid[12] = '\0';
264         return 0;
265 }