x86: Detect XSAVEOPT
[akaros.git] / kern / arch / x86 / cpuinfo.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #include <arch/arch.h>
8 #include <arch/x86.h>
9 #include <arch/mmu.h>
10 #include <stdio.h>
11 #include <assert.h>
12 #include <ros/memlayout.h>
13 #include <pmap.h>
14 #include <kdebug.h>
15 #include <string.h>
16 #include <cpu_feat.h>
17
18 /* Check Intel's SDM 2a for Table 3-17 for the cpuid leaves */
19 void print_cpuinfo(void)
20 {
21         uint32_t eax, ebx, ecx, edx;
22         uint32_t model, family;
23         uint64_t msr_val;
24         char vendor_id[13];
25         int max_std_lvl, max_extd_lvl;
26         extern char _start[];
27         bool is_intel;
28
29         if (sizeof(long) == 8)
30                 printk("64 bit Kernel Booting...\n");
31         else
32                 printk("32 bit Kernel Booting...\n");
33         asm volatile ("cpuid;"
34                   "movl    %%ebx, (%2);"
35                   "movl    %%edx, 4(%2);"
36                   "movl    %%ecx, 8(%2);"
37                  : "=a"(eax)
38                  : "a"(0), "D"(vendor_id)
39                  : "%ebx", "%ecx", "%edx");
40
41         vendor_id[12] = '\0';
42         cprintf("Vendor ID: %s\n", vendor_id);
43         /* not a great check - old intel P5s have no vendor id */
44         is_intel = !strcmp(vendor_id, "GenuineIntel");
45         /* intel supports a way to hide the upper leaves of cpuid, beyond 3.  the
46          * bios might have done this, so we'll make sure it is off. */
47         if (is_intel) {
48                 msr_val = read_msr(IA32_MISC_ENABLE);
49                 if (msr_val & (1 << 22))
50                         write_msr(IA32_MISC_ENABLE, msr_val & ~(1 << 22));
51         }
52         cprintf("Largest Standard Function Number Supported: %d\n", eax);
53         max_std_lvl = eax;
54         cpuid(0x80000000, 0x0, &eax, 0, 0, 0);
55         cprintf("Largest Extended Function Number Supported: 0x%08x\n", eax);
56         max_extd_lvl = eax;
57         cpuid(1, 0x0, &eax, &ebx, &ecx, &edx);
58         family = ((eax & 0x0FF00000) >> 20) + ((eax & 0x00000F00) >> 8);
59         model = ((eax & 0x000F0000) >> 12) + ((eax & 0x000000F0) >> 4);
60         cprintf("Family: %d\n", family);
61         cprintf("Model: %d\n", model);
62         cprintf("Stepping: %d\n", eax & 0x0000000F);
63         // eventually can fill this out with SDM Vol3B App B info, or
64         // better yet with stepping info.  or cpuid 8000_000{2,3,4}
65         switch ( family << 8 | model ) {
66                 case(0x061a):
67                         cprintf("Processor: Core i7\n");
68                         break;
69                 case(0x060f):
70                         cprintf("Processor: Core 2 Duo or Similar\n");
71                         break;
72                 default:
73                         cprintf("Unknown or non-Intel CPU\n");
74         }
75         if (!(edx & 0x00000020))
76                 panic("MSRs not supported!");
77         if (!(edx & 0x00001000))
78                 panic("MTRRs not supported!");
79         if (!(edx & 0x00002000))
80                 panic("Global Pages not supported!");
81         if (!(edx & 0x00000200))
82                 panic("Local APIC Not Detected!");
83         if (ecx & 0x00200000)
84                 cprintf("x2APIC Detected\n");
85         else
86                 cprintf("x2APIC Not Detected\n");
87         /* Not sure how to detect AMD HW virt yet. */
88         if ((ecx & 0x00000060) && is_intel) {
89                 msr_val = read_msr(IA32_FEATURE_CONTROL);
90                 printd("64 Bit Feature Control: 0x%08x\n", msr_val);
91                 if ((msr_val & 0x5) == 0x5)
92                         printk("Hardware virtualization supported\n");
93                 else
94                         printk("Hardware virtualization not supported\n");
95         } else { 
96                 printk("Hardware virtualization not detected.  (AMD?)\n");
97         }
98         /* FP and SSE Checks */
99         if (edx & 0x00000001)
100                 printk("FPU Detected\n");
101         else
102                 panic("FPU Not Detected!!\n");
103         printk("SSE support: ");
104         if (edx & (1 << 25))
105                 printk("sse ");
106         else
107                 panic("SSE Support Not Detected!!\n");
108         if (edx & (1 << 26))
109                 printk("sse2 ");
110         if (ecx & (1 << 0))
111                 printk("sse3 ");
112         if (ecx & (1 << 9))
113                 printk("ssse3 ");
114         if (ecx & (1 << 19))
115                 printk("sse4.1 ");
116         if (ecx & (1 << 20))
117                 printk("sse4.2 ");
118         if (edx & (1 << 23))
119                 printk("mmx ");
120         if ((edx & (1 << 25)) && (!(edx & (1 << 24))))
121                 panic("SSE support, but no FXSAVE!");
122         printk("\n");
123         cpuid(0x80000008, 0x0, &eax, &ebx, &ecx, &edx);
124         cprintf("Physical Address Bits: %d\n", eax & 0x000000FF);
125         msr_val = read_msr(IA32_APIC_BASE);
126         if (!(msr_val & MSR_APIC_ENABLE))
127                 panic("Local APIC Disabled!!");
128         cpuid(0x80000007, 0x0, &eax, &ebx, &ecx, &edx);
129         if (edx & 0x00000100)
130                 printk("Invariant TSC present\n");
131         else
132                 printk("Invariant TSC not present\n");
133         cpuid(0x07, 0x0, &eax, &ebx, &ecx, &edx);
134         if (ebx & 0x00000001) {
135                 printk("FS/GS Base RD/W supported\n");
136                 /* Untested, since we don't have a machine that supports this.  Email us
137                  * if this fails. */
138                 printk("Attempting to enable WRFSBASE...\n");
139                 lcr4(rcr4() | (1 << 16));
140         } else {
141                 printk("FS/GS Base RD/W not supported\n");
142                 #ifdef CONFIG_NOFASTCALL_FSBASE
143                 printk("\nGIANT WARNING: Can't write FS Base from userspace, "
144                        "and no FASTCALL support!\n\n");
145                 #endif
146         }
147         cpuid(0x80000001, 0x0, &eax, &ebx, &ecx, &edx);
148         if (edx & (1 << 27)) {
149                 printk("RDTSCP supported\n");
150                 /* Set core 0's id, for use during boot (if FAST_COREID) */
151                 write_msr(MSR_TSC_AUX, 0);
152         } else {
153                 printk("RDTSCP not supported, but emulated for userspace\n");
154         }
155         /* Regardless, make sure userspace can access rdtsc (and rdtscp) */
156         lcr4(rcr4() & ~CR4_TSD);
157         printk("1 GB Jumbo pages %ssupported\n", edx & (1 << 26) ? "" : "not ");
158         printk("FS/GS MSRs %ssupported\n", edx & (1 << 29) ? "" : "not ");
159         if (!(edx & (1 << 29))) {
160                 printk("Can't handle no FS/GS MSRs!\n");
161                 while (1)
162                         asm volatile ("hlt");
163         }
164         cpuid(0x00000006, 0x0, &eax, 0, 0, 0);
165         if (eax & (1 << 2))
166                 printk("Always running APIC detected\n");
167         else
168                 printk("Always running APIC *not* detected\n");
169
170         /* TODO: Eventually consolidate all of our "cpuid" stuff. */
171         #define CPUID_XSAVE_SUPPORT         (1 << 26)
172         #define CPUID_XSAVEOPT_SUPPORT      (1 << 0)
173
174         cpuid(0x0d, 0x01, &eax, 0, 0, 0);
175         if (CPUID_XSAVEOPT_SUPPORT & eax) {
176                 cpuid(0x01, 0x00, 0, 0, &ecx, 0);
177                 /* XSAVEOPT should imply XSAVE */
178                 assert(CPUID_XSAVE_SUPPORT & ecx);
179                 cpu_set_feat(CPU_FEAT_X86_XSAVEOPT);
180         }
181 }
182
183 #define BIT_SPACING "        "
184 #define BIT_DASHES "----------------"
185
186 void show_mapping(pgdir_t pgdir, uintptr_t start, size_t size)
187 {
188         pte_t pte;
189         int perm;
190         page_t *page;
191         uintptr_t i;
192
193         printk("   %sVirtual    %sPhysical  Ps Dr Ac CD WT U W P EPTE\n",
194                BIT_SPACING, BIT_SPACING);
195         printk("-------------------------------------------------%s\n", BIT_DASHES);
196         for(i = 0; i < size; i += PGSIZE, start += PGSIZE) {
197                 pte = pgdir_walk(pgdir, (void*)start, 0);
198                 printk("%p  ", start);
199                 if (pte_walk_okay(pte)) {
200                         /* A note on PTE perms.  If you look at just the PTE, you don't get
201                          * the full picture for W and U.  Those are the intersection of all
202                          * bits.  In Akaros, we do U or not at the earliest point (PML4
203                          * entries).  All other PTEs have U set.  For W, it's the opposite.
204                          * The PTE for the actual page has W or not, and all others has W
205                          * set.  W needs to be more fine-grained, but U doesn't.  Plus the
206                          * UVPT mapping requires the U to see interior pages (but have W
207                          * off). */
208                         perm = get_va_perms(pgdir, (void*)start);
209                         printk("%p  %1d  %1d  %1d  %1d  %1d  %1d %1d %1d 0x%llx\n",
210                                pte_get_paddr(pte),
211                                pte_is_jumbo(pte),
212                                pte_is_dirty(pte),
213                                pte_is_accessed(pte),
214                                (pte_print(pte) & PTE_PCD) / PTE_PCD,
215                                (pte_print(pte) & PTE_PWT) / PTE_PWT,
216                                (perm & PTE_U) / PTE_U,
217                                (perm & PTE_W) / PTE_W,
218                                pte_is_present(pte),
219                                *(unsigned long*)kpte_to_epte(pte));
220                 } else {
221                         printk("%p\n", 0);
222                 }
223         }
224 }
225
226 /* return 0 if ok, -1 if it failed for some reason.
227  * Be sensible and call it with 16 bytes.
228  */
229 int vendor_id(char *vid)
230 {
231         uint32_t eax, ebx, ecx, edx;
232
233         asm volatile ("cpuid;"
234                   "movl    %%ebx, (%2);"
235                   "movl    %%edx, 4(%2);"
236                   "movl    %%ecx, 8(%2);"
237                  : "=a"(eax)
238                  : "a"(0), "D"(vid)
239                  : "%ebx", "%ecx", "%edx");
240
241         vid[12] = '\0';
242         return 0;
243 }