e110bf9966300d32c9fc0048254d9cee9eb0046d
[akaros.git] / kern / arch / x86 / cpuinfo.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifdef __SHARC__
8 #pragma nosharc
9 #endif
10
11 #include <arch/arch.h>
12 #include <arch/x86.h>
13 #include <arch/mmu.h>
14 #include <stdio.h>
15 #include <assert.h>
16 #include <ros/memlayout.h>
17 #include <pmap.h>
18 #include <kdebug.h>
19 #include <string.h>
20
21 /* Check Intel's SDM 2a for Table 3-17 for the cpuid leaves */
22 void print_cpuinfo(void)
23 {
24         uint32_t eax, ebx, ecx, edx;
25         uint32_t model, family;
26         uint64_t msr_val;
27         char vendor_id[13];
28         extern char (SNT RO _start)[];
29
30         if (sizeof(long) == 8)
31                 printk("64 bit Kernel Booting...\n");
32         else
33                 printk("32 bit Kernel Booting...\n");
34         asm volatile ("cpuid;"
35                   "movl    %%ebx, (%2);"
36                   "movl    %%edx, 4(%2);"
37                   "movl    %%ecx, 8(%2);"
38                  : "=a"(eax)
39                  : "a"(0), "D"(vendor_id)
40                  : "%ebx", "%ecx", "%edx");
41
42         vendor_id[12] = '\0';
43         cprintf("Vendor ID: %s\n", vendor_id);
44         cprintf("Largest Standard Function Number Supported: %d\n", eax);
45         cpuid(0x80000000, 0x0, &eax, 0, 0, 0);
46         cprintf("Largest Extended Function Number Supported: 0x%08x\n", eax);
47         cpuid(1, 0x0, &eax, &ebx, &ecx, &edx);
48         family = ((eax & 0x0FF00000) >> 20) + ((eax & 0x00000F00) >> 8);
49         model = ((eax & 0x000F0000) >> 12) + ((eax & 0x000000F0) >> 4);
50         cprintf("Family: %d\n", family);
51         cprintf("Model: %d\n", model);
52         cprintf("Stepping: %d\n", eax & 0x0000000F);
53         // eventually can fill this out with SDM Vol3B App B info, or
54         // better yet with stepping info.  or cpuid 8000_000{2,3,4}
55         switch ( family << 8 | model ) {
56                 case(0x061a):
57                         cprintf("Processor: Core i7\n");
58                         break;
59                 case(0x060f):
60                         cprintf("Processor: Core 2 Duo or Similar\n");
61                         break;
62                 default:
63                         cprintf("Unknown or non-Intel CPU\n");
64         }
65         if (!(edx & 0x00000020))
66                 panic("MSRs not supported!");
67         if (!(edx & 0x00001000))
68                 panic("MTRRs not supported!");
69         if (!(edx & 0x00002000))
70                 panic("Global Pages not supported!");
71         if (!(edx & 0x00000200))
72                 panic("Local APIC Not Detected!");
73         if (ecx & 0x00200000)
74                 cprintf("x2APIC Detected\n");
75         else
76                 cprintf("x2APIC Not Detected\n");
77         if (ecx & 0x00000060) {
78                 msr_val = read_msr(IA32_FEATURE_CONTROL);
79                 printd("64 Bit Feature Control: 0x%08x\n", msr_val);
80                 if ((msr_val & 0x5) == 0x5)
81                         printk("Hardware virtualization supported\n");
82                 else
83                         printk("Hardware virtualization not supported\n");
84         } else { 
85                 printk("Hardware virtualization not supported\n");
86         }
87         /* FP and SSE Checks */
88         if (edx & 0x00000001)
89                 printk("FPU Detected\n");
90         else
91                 panic("FPU Not Detected!!\n");
92         printk("SSE support: ");
93         if (edx & (1 << 25))
94                 printk("sse ");
95         else
96                 panic("SSE Support Not Detected!!\n");
97         if (edx & (1 << 26))
98                 printk("sse2 ");
99         if (ecx & (1 << 0))
100                 printk("sse3 ");
101         if (ecx & (1 << 9))
102                 printk("ssse3 ");
103         if (ecx & (1 << 19))
104                 printk("sse4.1 ");
105         if (ecx & (1 << 20))
106                 printk("sse4.2 ");
107         if (edx & (1 << 23))
108                 printk("mmx ");
109         if ((edx & (1 << 25)) && (!(edx & (1 << 24))))
110                 panic("SSE support, but no FXSAVE!");
111         printk("\n");
112         cpuid(0x80000008, 0x0, &eax, &ebx, &ecx, &edx);
113         cprintf("Physical Address Bits: %d\n", eax & 0x000000FF);
114         msr_val = read_msr(IA32_APIC_BASE);
115         if (!(msr_val & MSR_APIC_ENABLE))
116                 panic("Local APIC Disabled!!");
117         cpuid(0x80000007, 0x0, &eax, &ebx, &ecx, &edx);
118         if (edx & 0x00000100)
119                 printk("Invariant TSC present\n");
120         else
121                 printk("Invariant TSC not present\n");
122         cpuid(0x07, 0x0, &eax, &ebx, &ecx, &edx);
123         if (ebx & 0x00000001)
124                 printk("FS/GS Base RD/W supported\n");
125         else
126                 printk("FS/GS Base RD/W not supported\n");
127         cpuid(0x80000001, 0x0, &eax, &ebx, &ecx, &edx);
128         if (edx & (1 << 27))
129                 printk("RDTSCP supported\n");
130         else
131                 printk("RDTSCP not supported: don't trust detailed measurements\n");
132         printk("FS/GS MSRs %ssupported\n", edx & (1 << 29) ? "" : "not ");
133         msr_val = read_msr(IA32_MISC_ENABLE);
134         /* we want this to be not set for cpuid.6h to work. */
135         if (msr_val & (1 << 22))
136                 write_msr(IA32_MISC_ENABLE, msr_val & ~(1 << 22));
137         cpuid(0x00000006, 0x0, &eax, 0, 0, 0);
138         if (eax & (1 << 2))
139                 printk("Always running APIC detected\n");
140         else
141                 printk("Always running APIC *not* detected\n");
142 }
143
144 #ifdef CONFIG_X86_64
145 #define BIT_SPACING "        "
146 #define BIT_DASHES "----------------"
147 #else
148 #define BIT_SPACING ""
149 #define BIT_DASHES ""
150 #endif
151
152 void show_mapping(uintptr_t start, size_t size)
153 {
154         pde_t *pgdir = (pde_t*)vpd;
155         pte_t *pte;
156         pte_t *pde;
157         page_t *page;
158         uintptr_t i;
159
160         printk("   %sVirtual    %sPhysical  Ps Dr Ac CD WT U W P\n", BIT_SPACING,
161                BIT_SPACING);
162         printk("--------------------------------------------%s\n", BIT_DASHES);
163         for(i = 0; i < size; i += PGSIZE, start += PGSIZE) {
164                 pte = pgdir_walk(pgdir, (void*)start, 0);
165                 printk("%p  ", start);
166                 if (pte) {
167                         pde = &pgdir[PDX(start)];
168                         /* for a jumbo, pde = pte and PTE_PS (better be) = 1 */
169                         printk("%p  %1d  %1d  %1d  %1d  %1d  %1d %1d %1d\n",
170                                PTE_ADDR(*pte), (*pte & PTE_PS) >> 7, (*pte & PTE_D) >> 6,
171                                (*pte & PTE_A) >> 5, (*pte & PTE_PCD) >> 4,
172                                (*pte & PTE_PWT) >> 3, (*pte & *pde & PTE_U) >> 2,
173                                (*pte & *pde & PTE_W) >> 1, (*pte & PTE_P));
174                 } else {
175                         printk("%p\n", 0);
176                 }
177         }
178 }
179
180 /* Like backtrace, this is probably not the best place for this. */
181 void spinlock_debug(spinlock_t *lock)
182 {
183 #ifdef CONFIG_SPINLOCK_DEBUG
184         eipdebuginfo_t debuginfo;
185         char buf[256];
186         uint32_t eip = (uint32_t)lock->call_site;
187
188         if (!eip) {
189                 printk("Lock %p: never locked\n", lock);
190                 return;
191         }
192         debuginfo_eip(eip, &debuginfo);
193         memset(buf, 0, 256);
194         strncpy(buf, debuginfo.eip_fn_name, MIN(debuginfo.eip_fn_namelen, 256));
195         buf[MIN(debuginfo.eip_fn_namelen, 255)] = 0;
196         printk("Lock %p: last locked at [<%p>] in %s(%p) on core %d\n", lock, eip, buf,
197                debuginfo.eip_fn_addr, lock->calling_core);
198 #endif
199 }
200