parlib: Improve panic() and assert()
[akaros.git] / kern / arch / x86 / arch.h
1 #pragma once
2
3 #include <ros/arch/arch.h>
4 #include <ros/common.h>
5 #include <arch/x86.h>
6
7 /* Arch Constants */
8 #define ARCH_CL_SIZE                             64
9
10 static inline void breakpoint(void) __attribute__((always_inline));
11 static inline void icache_flush_page(void *va, void *kva)
12               __attribute__((always_inline));
13 static inline uint64_t read_tsc(void) __attribute__((always_inline));
14 static inline uint64_t read_tscp(void) __attribute__((always_inline));
15 static inline uint64_t read_tsc_serialized(void) __attribute__((always_inline));
16 static inline void enable_irq(void) __attribute__((always_inline));
17 static inline void disable_irq(void) __attribute__((always_inline));
18 static inline void enable_irqsave(int8_t *state) __attribute__((always_inline));
19 static inline void disable_irqsave(int8_t *state)
20               __attribute__((always_inline));
21 static inline void cpu_relax(void) __attribute__((always_inline));
22 static inline void clflush(uintptr_t* addr) __attribute__((always_inline));
23 static inline int irq_is_enabled(void) __attribute__((always_inline));
24 static inline void cache_flush(void) __attribute__((always_inline));
25 static inline void reboot(void)
26               __attribute__((always_inline)) __attribute__((noreturn));
27 static inline void prefetch(void *addr);
28 static inline void prefetchw(void *addr);
29 static inline void swap_gs(void);
30 static inline void __attribute__((noreturn))
31 __reset_stack_pointer(void *arg, uintptr_t sp, void (*f)(void *));
32
33 /* in trap.c */
34 void send_ipi(uint32_t os_coreid, uint8_t vector);
35 /* in cpuinfo.c */
36 void print_cpuinfo(void);
37 void show_mapping(pgdir_t pgdir, uintptr_t start, size_t size);
38 int vendor_id(char *);
39 /* pmap.c */
40 void invlpg(void *addr);
41 void tlbflush(void);
42 void tlb_flush_global(void);
43 /* idle.c */
44 void cpu_halt(void);
45
46 static inline void breakpoint(void)
47 {
48         asm volatile("int3");
49 }
50
51 static inline void icache_flush_page(void *va, void *kva)
52 {
53         // x86 handles self-modifying code (mostly) without SW support
54 }
55
56 static inline uint64_t read_tsc(void)
57 {
58         uint32_t edx, eax;
59         asm volatile("rdtsc" : "=d"(edx), "=a"(eax));
60         return (uint64_t)edx << 32 | eax;
61 }
62
63 /* non-core-id reporting style (it is in ecx) */
64 static inline uint64_t read_tscp(void)
65 {
66         uint32_t edx, eax;
67         asm volatile("rdtscp" : "=d"(edx), "=a"(eax) : : X86_REG_CX);
68         return (uint64_t)edx << 32 | eax;
69 }
70
71 static inline void mwait(void *eax)
72 {
73         asm volatile("xorq %%rcx, %%rcx;"
74                      "xorq %%rdx, %%rdx;"
75                      "monitor;"
76                                  /* this is racy, generically.  we never check if the write to
77                                   * the monitored address happened already. */
78                      "movq $0, %%rax;"  /* c-state hint.  this is C1 */
79                      "mwait;"
80                      : : "a"(eax));
81 }
82 /* Check out k/a/x86/rdtsc_test.c for more info */
83 static inline uint64_t read_tsc_serialized(void)
84 {
85         asm volatile("lfence" ::: "memory");    /* mfence on amd? */
86         return read_tsc();
87 }
88
89 static inline void enable_irq(void)
90 {
91         asm volatile("sti");
92 }
93
94 static inline void disable_irq(void)
95 {
96         asm volatile("cli");
97 }
98
99 static inline void enable_irqsave(int8_t *state)
100 {
101         // *state tracks the number of nested enables and disables
102         // initial value of state: 0 = first run / no favorite
103         // > 0 means more enabled calls have been made
104         // < 0 means more disabled calls have been made
105         // Mostly doing this so we can call disable_irqsave first if we want
106
107         // one side or another "gets a point" if interrupts were already the
108         // way it wanted to go.  o/w, state stays at 0.  if the state was not 0
109         // then, enabling/disabling isn't even an option.  just increment/decrement
110
111         // if enabling is winning or tied, make sure it's enabled
112         if ((*state == 0) && !irq_is_enabled())
113                 enable_irq();
114         else
115                 (*state)++;
116 }
117
118 static inline void disable_irqsave(int8_t *state)
119 {
120         if ((*state == 0) && irq_is_enabled())
121                 disable_irq();
122         else
123                 (*state)--;
124 }
125
126 static inline void cpu_relax(void)
127 {
128         __cpu_relax();
129 }
130
131 static inline void clflush(uintptr_t* addr)
132 {
133         asm volatile("clflush %0" : : "m"(*addr));
134 }
135
136 static inline int irq_is_enabled(void)
137 {
138         return read_flags() & FL_IF;
139 }
140
141 static inline void cache_flush(void)
142 {
143         wbinvd();
144 }
145
146 static inline void reboot(void)
147 {
148         uint8_t cf9 = inb(0xcf9) & ~6;
149         outb(0x92, 0x3);
150         outb(0xcf9, cf9 | 2);
151         outb(0xcf9, cf9 | 6);
152         asm volatile ("mov $0, %"X86_REG_SP"; int $0");
153         while (1);
154 }
155
156 static inline void prefetch(void *addr)
157 {
158         asm volatile("prefetchnta (%0)" : : "r"(addr));
159 }
160
161 static inline void prefetchw(void *addr)
162 {
163         asm volatile("prefetchw (%0)" : : "r"(addr));
164 }
165
166 /* Guest VMs have a maximum physical address they can use.  Guest
167  * physical addresses are mapped into this MCP 1:1, but limited to
168  * this max address *in hardware*.  I.e., the MCP process can address
169  * more memory than the VMMCP can.  This is great; it means that
170  * keeping VM management stuff separate from the VM is trivial: just
171  * map it above max_vm_address. There's no need, as in other systems,
172  * to tweak the page table or root pointer to protect management
173  * memory from VM memory.
174  *
175  * TODO: read a register the first time this is called and save it
176  * away.  But this is more than enough for now.
177  */
178 static inline uint64_t max_guest_pa(void)
179 {
180         return (1ULL<<40) - 1;
181 }
182
183 static inline void swap_gs(void)
184 {
185         asm volatile ("swapgs");
186 }
187
188 /* Resets a stack pointer to sp, then calls f(arg) */
189 static inline void __attribute__((noreturn))
190 __reset_stack_pointer(void *arg, uintptr_t sp, void (*f)(void *))
191 {
192         /* FP must be zeroed before SP.  Ideally, we'd do both atomically.  If we
193          * take an IRQ/NMI in between and set SP first, then a backtrace would be
194          * confused since FP points *below* the SP that the *IRQ handler* is now
195          * using.  By zeroing FP first, at least we won't BT at all (though FP is
196          * still out of sync with SP). */
197         asm volatile ("mov $0x0, %%rbp;"
198                       "mov %0, %%rsp;"
199                       "jmp *%%rdx;"
200                       : : "q"(sp), "D"(arg), "d"(f));
201         while (1);
202 }