Added generic backtrace functions to allow backtrace output on buffers
[akaros.git] / kern / arch / x86 / arch.h
1 #pragma once
2
3 #include <ros/arch/arch.h>
4 #include <ros/common.h>
5 #include <arch/x86.h>
6
7 /* Arch Constants */
8 #define ARCH_CL_SIZE                             64
9
10 /* Used by arch/bitops.h.  Everyone else (so far) does it manually, but maybe
11  * other Linux code will use this.  We need to say both inline and apply the
12  * attrib, o/w newer gcc's complain. */
13 #define __always_inline inline __attribute__((always_inline))
14
15 static inline void breakpoint(void) __attribute__((always_inline));
16 static inline void icache_flush_page(void *va, void *kva)
17               __attribute__((always_inline));
18 static inline uint64_t read_tsc(void) __attribute__((always_inline));
19 static inline uint64_t read_tscp(void) __attribute__((always_inline));
20 static inline uint64_t read_tsc_serialized(void) __attribute__((always_inline));
21 static inline void enable_irq(void) __attribute__((always_inline));
22 static inline void disable_irq(void) __attribute__((always_inline));
23 static inline void enable_irqsave(int8_t *state) __attribute__((always_inline));
24 static inline void disable_irqsave(int8_t *state)
25               __attribute__((always_inline));
26 static inline void cpu_relax(void) __attribute__((always_inline));
27 static inline void cpu_halt(void) __attribute__((always_inline));
28 static inline void clflush(uintptr_t* addr) __attribute__((always_inline));
29 static inline int irq_is_enabled(void) __attribute__((always_inline));
30 static inline void cache_flush(void) __attribute__((always_inline));
31 static inline void reboot(void)
32               __attribute__((always_inline)) __attribute__((noreturn));
33 static inline void prefetch(void *addr);
34 static inline void prefetchw(void *addr);
35
36 /* in trap.c */
37 void send_ipi(uint32_t os_coreid, uint8_t vector);
38 /* in cpuinfo.c */
39 void print_cpuinfo(void);
40 void show_mapping(pgdir_t pgdir, uintptr_t start, size_t size);
41 int vendor_id(char *);
42 /* pmap.c */
43 void invlpg(void *addr);
44 void tlbflush(void);
45 void tlb_flush_global(void);
46
47 static inline void breakpoint(void)
48 {
49         asm volatile("int3");
50 }
51
52 static inline void icache_flush_page(void *va, void *kva)
53 {
54         // x86 handles self-modifying code (mostly) without SW support
55 }
56
57 static inline uint64_t read_tsc(void)
58 {
59         uint32_t edx, eax;
60         asm volatile("rdtsc" : "=d"(edx), "=a"(eax));
61         return (uint64_t)edx << 32 | eax;
62 }
63
64 /* non-core-id reporting style (it is in ecx) */
65 static inline uint64_t read_tscp(void)
66 {
67         uint32_t edx, eax;
68         asm volatile("rdtscp" : "=d"(edx), "=a"(eax) : : X86_REG_CX);
69         return (uint64_t)edx << 32 | eax;
70 }
71
72 static inline void mwait(void *eax)
73 {
74         asm volatile("xorq %%rcx, %%rcx;"
75                      "xorq %%rdx, %%rdx;"
76                      "monitor;"
77                                  /* this is racy, generically.  we never check if the write to
78                                   * the monitored address happened already. */
79                      "movq $0, %%rax;"  /* c-state hint.  this is C1 */
80                      "mwait;"
81                      : : "a"(eax));
82 }
83 /* Check out k/a/x86/rdtsc_test.c for more info */
84 static inline uint64_t read_tsc_serialized(void)
85 {
86         asm volatile("lfence" ::: "memory");    /* mfence on amd? */
87         return read_tsc();
88 }
89
90 static inline void enable_irq(void)
91 {
92         asm volatile("sti");
93 }
94
95 static inline void disable_irq(void)
96 {
97         asm volatile("cli");
98 }
99
100 static inline void enable_irqsave(int8_t *state)
101 {
102         // *state tracks the number of nested enables and disables
103         // initial value of state: 0 = first run / no favorite
104         // > 0 means more enabled calls have been made
105         // < 0 means more disabled calls have been made
106         // Mostly doing this so we can call disable_irqsave first if we want
107
108         // one side or another "gets a point" if interrupts were already the
109         // way it wanted to go.  o/w, state stays at 0.  if the state was not 0
110         // then, enabling/disabling isn't even an option.  just increment/decrement
111
112         // if enabling is winning or tied, make sure it's enabled
113         if ((*state == 0) && !irq_is_enabled())
114                 enable_irq();
115         else
116                 (*state)++;
117 }
118
119 static inline void disable_irqsave(int8_t *state)
120 {
121         if ((*state == 0) && irq_is_enabled())
122                 disable_irq();
123         else 
124                 (*state)--;
125 }
126
127 static inline void cpu_relax(void)
128 {
129         __cpu_relax();
130 }
131
132 /* This doesn't atomically enable interrupts and then halt, like we want, so
133  * x86 needs to use a custom helper in the irq handler in trap.c. */
134 static inline void cpu_halt(void)
135 {
136         asm volatile("sti; hlt" : : : "memory");
137 }
138
139 static inline void clflush(uintptr_t* addr)
140 {
141         asm volatile("clflush %0" : : "m"(*addr));
142 }
143
144 static inline int irq_is_enabled(void)
145 {
146         return read_flags() & FL_IF;
147 }
148
149 static inline void cache_flush(void)
150 {
151         wbinvd();
152 }
153
154 static inline void reboot(void)
155 {
156         uint8_t cf9 = inb(0xcf9) & ~6;
157         outb(0x92, 0x3);
158         outb(0xcf9, cf9 | 2);
159         outb(0xcf9, cf9 | 6);
160         asm volatile ("mov $0, %"X86_REG_SP"; int $0");
161         while (1);
162 }
163
164 static inline void prefetch(void *addr)
165 {
166         asm volatile("prefetchnta (%0)" : : "r"(addr));
167 }
168
169 static inline void prefetchw(void *addr)
170 {
171         asm volatile("prefetchw (%0)" : : "r"(addr));
172 }
173
174 /* Guest VMs have a maximum physical address they can use.  Guest
175  * physical addresses are mapped into this MCP 1:1, but limited to
176  * this max address *in hardware*.  I.e., the MCP process can address
177  * more memory than the VMMCP can.  This is great; it means that
178  * keeping VM management stuff separate from the VM is trivial: just
179  * map it above max_vm_address. There's no need, as in other systems,
180  * to tweak the page table or root pointer to protect management
181  * memory from VM memory.
182  *
183  * TODO: read a register the first time this is called and save it
184  * away.  But this is more than enough for now.
185  */
186 static inline uint64_t max_guest_pa(void)
187 {
188         return (1ULL<<40) - 1;
189 }