Build gcc with USE_PT_GNU_EH_FRAME (XCC)
[akaros.git] / kern / arch / x86 / arch.h
1 #pragma once
2
3 #include <ros/arch/arch.h>
4 #include <ros/common.h>
5 #include <arch/x86.h>
6
7 /* Arch Constants */
8 #define ARCH_CL_SIZE                             64
9
10 /* Used by arch/bitops.h.  Everyone else (so far) does it manually, but maybe
11  * other Linux code will use this.  We need to say both inline and apply the
12  * attrib, o/w newer gcc's complain. */
13 #define __always_inline inline __attribute__((always_inline))
14
15 static inline void breakpoint(void) __attribute__((always_inline));
16 static inline void icache_flush_page(void *va, void *kva)
17               __attribute__((always_inline));
18 static inline uint64_t read_tsc(void) __attribute__((always_inline));
19 static inline uint64_t read_tscp(void) __attribute__((always_inline));
20 static inline uint64_t read_tsc_serialized(void) __attribute__((always_inline));
21 static inline void enable_irq(void) __attribute__((always_inline));
22 static inline void disable_irq(void) __attribute__((always_inline));
23 static inline void enable_irqsave(int8_t *state) __attribute__((always_inline));
24 static inline void disable_irqsave(int8_t *state)
25               __attribute__((always_inline));
26 static inline void cpu_relax(void) __attribute__((always_inline));
27 static inline void clflush(uintptr_t* addr) __attribute__((always_inline));
28 static inline int irq_is_enabled(void) __attribute__((always_inline));
29 static inline void cache_flush(void) __attribute__((always_inline));
30 static inline void reboot(void)
31               __attribute__((always_inline)) __attribute__((noreturn));
32 static inline void prefetch(void *addr);
33 static inline void prefetchw(void *addr);
34 static inline void swap_gs(void);
35
36 /* in trap.c */
37 void send_ipi(uint32_t os_coreid, uint8_t vector);
38 /* in cpuinfo.c */
39 void print_cpuinfo(void);
40 void show_mapping(pgdir_t pgdir, uintptr_t start, size_t size);
41 int vendor_id(char *);
42 /* pmap.c */
43 void invlpg(void *addr);
44 void tlbflush(void);
45 void tlb_flush_global(void);
46 /* idle.c */
47 void cpu_halt(void);
48
49 static inline void breakpoint(void)
50 {
51         asm volatile("int3");
52 }
53
54 static inline void icache_flush_page(void *va, void *kva)
55 {
56         // x86 handles self-modifying code (mostly) without SW support
57 }
58
59 static inline uint64_t read_tsc(void)
60 {
61         uint32_t edx, eax;
62         asm volatile("rdtsc" : "=d"(edx), "=a"(eax));
63         return (uint64_t)edx << 32 | eax;
64 }
65
66 /* non-core-id reporting style (it is in ecx) */
67 static inline uint64_t read_tscp(void)
68 {
69         uint32_t edx, eax;
70         asm volatile("rdtscp" : "=d"(edx), "=a"(eax) : : X86_REG_CX);
71         return (uint64_t)edx << 32 | eax;
72 }
73
74 static inline void mwait(void *eax)
75 {
76         asm volatile("xorq %%rcx, %%rcx;"
77                      "xorq %%rdx, %%rdx;"
78                      "monitor;"
79                                  /* this is racy, generically.  we never check if the write to
80                                   * the monitored address happened already. */
81                      "movq $0, %%rax;"  /* c-state hint.  this is C1 */
82                      "mwait;"
83                      : : "a"(eax));
84 }
85 /* Check out k/a/x86/rdtsc_test.c for more info */
86 static inline uint64_t read_tsc_serialized(void)
87 {
88         asm volatile("lfence" ::: "memory");    /* mfence on amd? */
89         return read_tsc();
90 }
91
92 static inline void enable_irq(void)
93 {
94         asm volatile("sti");
95 }
96
97 static inline void disable_irq(void)
98 {
99         asm volatile("cli");
100 }
101
102 static inline void enable_irqsave(int8_t *state)
103 {
104         // *state tracks the number of nested enables and disables
105         // initial value of state: 0 = first run / no favorite
106         // > 0 means more enabled calls have been made
107         // < 0 means more disabled calls have been made
108         // Mostly doing this so we can call disable_irqsave first if we want
109
110         // one side or another "gets a point" if interrupts were already the
111         // way it wanted to go.  o/w, state stays at 0.  if the state was not 0
112         // then, enabling/disabling isn't even an option.  just increment/decrement
113
114         // if enabling is winning or tied, make sure it's enabled
115         if ((*state == 0) && !irq_is_enabled())
116                 enable_irq();
117         else
118                 (*state)++;
119 }
120
121 static inline void disable_irqsave(int8_t *state)
122 {
123         if ((*state == 0) && irq_is_enabled())
124                 disable_irq();
125         else
126                 (*state)--;
127 }
128
129 static inline void cpu_relax(void)
130 {
131         __cpu_relax();
132 }
133
134 static inline void clflush(uintptr_t* addr)
135 {
136         asm volatile("clflush %0" : : "m"(*addr));
137 }
138
139 static inline int irq_is_enabled(void)
140 {
141         return read_flags() & FL_IF;
142 }
143
144 static inline void cache_flush(void)
145 {
146         wbinvd();
147 }
148
149 static inline void reboot(void)
150 {
151         uint8_t cf9 = inb(0xcf9) & ~6;
152         outb(0x92, 0x3);
153         outb(0xcf9, cf9 | 2);
154         outb(0xcf9, cf9 | 6);
155         asm volatile ("mov $0, %"X86_REG_SP"; int $0");
156         while (1);
157 }
158
159 static inline void prefetch(void *addr)
160 {
161         asm volatile("prefetchnta (%0)" : : "r"(addr));
162 }
163
164 static inline void prefetchw(void *addr)
165 {
166         asm volatile("prefetchw (%0)" : : "r"(addr));
167 }
168
169 /* Guest VMs have a maximum physical address they can use.  Guest
170  * physical addresses are mapped into this MCP 1:1, but limited to
171  * this max address *in hardware*.  I.e., the MCP process can address
172  * more memory than the VMMCP can.  This is great; it means that
173  * keeping VM management stuff separate from the VM is trivial: just
174  * map it above max_vm_address. There's no need, as in other systems,
175  * to tweak the page table or root pointer to protect management
176  * memory from VM memory.
177  *
178  * TODO: read a register the first time this is called and save it
179  * away.  But this is more than enough for now.
180  */
181 static inline uint64_t max_guest_pa(void)
182 {
183         return (1ULL<<40) - 1;
184 }
185
186 static inline void swap_gs(void)
187 {
188         asm volatile ("swapgs");
189 }