Removed lapic_set_id and lapic_set_logid functions
[akaros.git] / kern / arch / x86 / apic.h
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #pragma once
8
9 /* 
10  * Functions and definitions for dealing with the APIC and PIC, specific to
11  * Intel.  Does not handle an x2APIC.
12  */
13 #include <arch/mmu.h>
14 #include <arch/x86.h>
15 #include <ros/trapframe.h>
16 #include <atomic.h>
17 #include <endian.h>
18
19 // Local APIC
20 /* PBASE is the physical address.  It is mapped in at the VADDR LAPIC_BASE.
21  * 64 bit note: it looks like this is mapped to the same place in 64 bit address
22  * spaces.  We just happen to have a slight 'hole' in addressable physical
23  * memory.  We can move the PBASE, but we're limited to 32 bit (physical)
24  * addresses. */
25 #define LAPIC_PBASE                                     0xfee00000      /* default *physical* address */
26 #define LAPIC_EOI                                       (LAPIC_BASE + 0x0b0)
27 #define LAPIC_SPURIOUS                          (LAPIC_BASE + 0x0f0)
28 #define LAPIC_VERSION                           (LAPIC_BASE + 0x030)
29 #define LAPIC_ERROR                                     (LAPIC_BASE + 0x280)
30 #define LAPIC_ID                                        (LAPIC_BASE + 0x020)
31 #define LAPIC_LOGICAL_ID                        (LAPIC_BASE + 0x0d0)
32 // LAPIC Local Vector Table
33 #define LAPIC_LVT_TIMER                         (LAPIC_BASE + 0x320)
34 #define LAPIC_LVT_THERMAL                       (LAPIC_BASE + 0x330)
35 #define LAPIC_LVT_PERFMON                       (LAPIC_BASE + 0x340)
36 #define LAPIC_LVT_LINT0                         (LAPIC_BASE + 0x350)
37 #define LAPIC_LVT_LINT1                         (LAPIC_BASE + 0x360)
38 #define LAPIC_LVT_ERROR                         (LAPIC_BASE + 0x370)
39 #define LAPIC_LVT_MASK                          0x00010000
40 // LAPIC Timer
41 #define LAPIC_TIMER_INIT                        (LAPIC_BASE + 0x380)
42 #define LAPIC_TIMER_CURRENT                     (LAPIC_BASE + 0x390)
43 #define LAPIC_TIMER_DIVIDE                      (LAPIC_BASE + 0x3e0)
44 /* Quick note on the divisor.  The LAPIC timer ticks once per divisor-bus ticks
45  * (system bus or APIC bus, depending on the model).  Ex: A divisor of 128 means
46  * 128 bus ticks results in 1 timer tick.  The divisor increases the time range
47  * and decreases the granularity of the timer.  Numbers are appx, based on 4
48  * billion ticks, vs 2^32 ticks.
49  * Ex:   1GHz bus, div 001:    4sec max,    1ns granularity
50  * Ex:   1GHz bus, div 128:  512sec max,  128ns granularity
51  * Ex: 100MHz bus, div 001:   40sec max,   10ns granularity
52  * Ex: 100MHz bus, div 128: 5120sec max, 1280ns granularity */
53 #define LAPIC_TIMER_DIVISOR_VAL         32      /* seems reasonable */
54 #define LAPIC_TIMER_DIVISOR_BITS        0x8     /* Div = 32 */
55
56 // IPI Interrupt Command Register
57 #define LAPIC_IPI_ICR_LOWER                     (LAPIC_BASE + 0x300)
58 #define LAPIC_IPI_ICR_UPPER                     (LAPIC_BASE + 0x310)
59 /* Interrupts being serviced (in-service) and pending (interrupt request reg).
60  * Note these registers are not normal bitmaps, but instead are 8 separate
61  * 32-bit registers, spaced/aligned on 16 byte boundaries in the LAPIC address
62  * space. */
63 #define LAPIC_ISR                                       (LAPIC_BASE + 0x100)
64 #define LAPIC_IRR                                       (LAPIC_BASE + 0x200)
65
66 struct irq_handler;     /* include loops */
67
68 bool lapic_check_spurious(int trap_nr);
69 bool lapic_get_isr_bit(uint8_t vector);
70 bool lapic_get_irr_bit(uint8_t vector);
71 void lapic_print_isr(void);
72 void lapic_mask_irq(struct irq_handler *unused, int apic_vector);
73 void lapic_unmask_irq(struct irq_handler *unused, int apic_vector);
74 bool ipi_is_pending(uint8_t vector);
75 void __lapic_set_timer(uint32_t ticks, uint8_t vec, bool periodic, uint8_t div);
76 void lapic_set_timer(uint32_t usec, bool periodic);
77 uint32_t lapic_get_default_id(void);
78 int apiconline(void);
79 void handle_lapic_error(struct hw_trapframe *hw_tf, void *data);
80
81 static inline void lapic_send_eoi(int unused);
82 static inline uint32_t lapic_get_version(void);
83 static inline uint32_t lapic_get_error(void);
84 static inline uint32_t lapic_get_id(void);
85 static inline uint8_t lapic_get_logid(void);
86 static inline void lapic_disable_timer(void);
87 static inline void lapic_disable(void);
88 static inline void lapic_enable(void);
89 static inline void lapic_wait_to_send(void);
90 static inline void send_init_ipi(void);
91 static inline void send_startup_ipi(uint8_t vector);
92 static inline void send_self_ipi(uint8_t vector);
93 static inline void send_broadcast_ipi(uint8_t vector);
94 static inline void send_all_others_ipi(uint8_t vector);
95 static inline void __send_ipi(uint8_t hw_coreid, uint8_t vector);
96 static inline void send_group_ipi(uint8_t hw_groupid, uint8_t vector);
97 static inline void __send_nmi(uint8_t hw_coreid);
98
99 /* XXX: remove these */
100 #define mask_lapic_lvt(entry) \
101         write_mmreg32(entry, read_mmreg32(entry) | LAPIC_LVT_MASK)
102 #define unmask_lapic_lvt(entry) \
103         write_mmreg32(entry, read_mmreg32(entry) & ~LAPIC_LVT_MASK)
104
105 static inline void lapic_send_eoi(int unused)
106 {
107         write_mmreg32(LAPIC_EOI, 0);
108 }
109
110 static inline uint32_t lapic_get_version(void)
111 {
112         return read_mmreg32(LAPIC_VERSION);
113 }
114
115 static inline uint32_t lapic_get_error(void)
116 {
117         write_mmreg32(LAPIC_ERROR, 0xdeadbeef);
118         return read_mmreg32(LAPIC_ERROR);
119 }
120
121 static inline uint32_t lapic_get_id(void)
122 {
123         return read_mmreg32(LAPIC_ID) >> 24;
124 }
125
126 static inline uint8_t lapic_get_logid(void)
127 {
128         return read_mmreg32(LAPIC_LOGICAL_ID) >> 24;
129 }
130
131 static inline void lapic_disable_timer(void)
132 {
133         write_mmreg32(LAPIC_LVT_TIMER, 0);
134 }
135
136 /* There are a couple ways to do it.  The MSR route doesn't seem to work
137  * in KVM.  It's also a somewhat permanent thing
138  */
139 static inline void lapic_disable(void)
140 {
141         write_mmreg32(LAPIC_SPURIOUS, read_mmreg32(LAPIC_SPURIOUS) & 0xffffefff);
142         //write_msr(IA32_APIC_BASE, read_msr(IA32_APIC_BASE) & ~MSR_APIC_ENABLE);
143 }
144
145 /* Spins until previous IPIs are delivered.  Not sure if we want it inlined
146  * Also not sure when we really need to do this. 
147  */
148 static inline void lapic_wait_to_send(void)
149 {
150         while (read_mmreg32(LAPIC_IPI_ICR_LOWER) & 0x1000)
151                 __cpu_relax();
152 }
153
154 static inline void lapic_enable(void)
155 {
156         write_mmreg32(LAPIC_SPURIOUS, read_mmreg32(LAPIC_SPURIOUS) | 0x00000100);
157 }
158
159 static inline void send_init_ipi(void)
160 {
161         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x000c4500);
162         lapic_wait_to_send();
163 }
164
165 static inline void send_startup_ipi(uint8_t vector)
166 {
167         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x000c4600 | vector);
168         lapic_wait_to_send();
169 }
170
171 static inline void send_self_ipi(uint8_t vector)
172 {
173         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x00044000 | vector);
174         lapic_wait_to_send();
175 }
176
177 static inline void send_broadcast_ipi(uint8_t vector)
178 {
179         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x00084000 | vector);
180         lapic_wait_to_send();
181 }
182
183 static inline void send_all_others_ipi(uint8_t vector)
184 {
185         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x000c4000 | vector);
186         lapic_wait_to_send();
187 }
188
189 static inline void __send_ipi(uint8_t hw_coreid, uint8_t vector)
190 {
191         write_mmreg32(LAPIC_IPI_ICR_UPPER, hw_coreid << 24);
192         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x00004000 | vector);
193         lapic_wait_to_send();
194 }
195
196 static inline void send_group_ipi(uint8_t hw_groupid, uint8_t vector)
197 {
198         write_mmreg32(LAPIC_IPI_ICR_UPPER, hw_groupid << 24);
199         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x00004800 | vector);
200         lapic_wait_to_send();
201 }
202
203 static inline void __send_nmi(uint8_t hw_coreid)
204 {
205         if (hw_coreid == 255)
206                 return;
207         write_mmreg32(LAPIC_IPI_ICR_UPPER, hw_coreid << 24);
208         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x00004400);
209         lapic_wait_to_send();
210 }
211
212 /* To change the LAPIC Base (not recommended):
213         msr_val = read_msr(IA32_APIC_BASE);
214         msr_val = msr_val & ~MSR_APIC_BASE_ADDRESS | 0xfaa00000;
215         write_msr(IA32_APIC_BASE, msr_val);
216 */
217
218 /* 
219  * This file is part of the UCB release of Plan 9. It is subject to the license
220  * terms in the LICENSE file found in the top-level directory of this
221  * distribution and at http://akaros.cs.berkeley.edu/files/Plan9License. No
222  * part of the UCB release of Plan 9, including this file, may be copied,
223  * modified, propagated, or distributed except according to the terms contained
224  * in the LICENSE file.
225  */
226
227 /*
228  * There are 2 flavours of APIC, Local APIC and IOAPIC,
229  * Each I/O APIC has a unique physical address,
230  * Local APICs are all at the same physical address as they can only be
231  * accessed by the local CPU.  APIC ids are unique to the
232  * APIC type, so an IOAPIC and APIC both with id 0 is ok.
233  */
234
235 struct ioapic {
236         spinlock_t lock;                        /* IOAPIC: register access */
237         uintptr_t addr;                         /* IOAPIC: register base */
238         uintptr_t paddr;                        /* register base */
239         int nrdt;                                       /* IOAPIC: size of RDT */
240         int ibase;                                      /* global interrupt base */
241 };
242
243 struct lapic {
244         int machno;                                     /* similar to os_coreid, unused */
245
246         uint32_t lvt[8];
247         int nlvt;
248         int ver;
249 };
250
251 struct apic {
252         int useable;                            /* en */
253         struct ioapic;
254         struct lapic;
255 };
256
257 enum {
258         Nbus = 256,
259         Napic = 254,    /* xAPIC architectural limit */
260         Nrdt = 64,
261 };
262
263 /*
264  * Common bits for
265  *      IOAPIC Redirection Table Entry (RDT);
266  *      APIC Local Vector Table Entry (LVT);
267  *      APIC Interrupt Command Register (ICR).
268  * [10:8] Message Type
269  * [11] Destination Mode (RW)
270  * [12] Delivery Status (RO)
271  * [13] Interrupt Input Pin Polarity (RW)
272  * [14] Remote IRR (RO)
273  * [15] Trigger Mode (RW)
274  * [16] Interrupt Mask
275  */
276 enum {
277         MTf = 0x00000000,                       /* Fixed */
278         MTlp = 0x00000100,      /* Lowest Priority */
279         MTsmi = 0x00000200,     /* SMI */
280         MTrr = 0x00000300,      /* Remote Read */
281         MTnmi = 0x00000400,     /* NMI */
282         MTir = 0x00000500,      /* INIT/RESET */
283         MTsipi = 0x00000600,    /* Startup IPI */
284         MTei = 0x00000700,      /* ExtINT */
285
286         Pm = 0x00000000,        /* Physical Mode */
287         Lm = 0x00000800,        /* Logical Mode */
288
289         Ds = 0x00001000,        /* Delivery Status */
290         IPhigh = 0x00000000,    /* IIPP High */
291         IPlow = 0x00002000,     /* IIPP Low */
292         Rirr = 0x00004000,      /* Remote IRR */
293         TMedge = 0x00000000,    /* Trigger Mode Edge */
294         TMlevel = 0x00008000,   /* Trigger Mode Level */
295         Im = 0x00010000,        /* Interrupt Mask */
296 };
297
298 extern struct apic xlapic[Napic];
299 extern struct apic xioapic[Napic];
300
301 #include <arch/ioapic.h>
302
303 char *apicdump(char *, char *);
304 void apictimerenab(void);
305 void apicinit(int apicno, uintptr_t pa, int isbp);