x86: LAPIC error handling
[akaros.git] / kern / arch / x86 / apic.h
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifndef ROS_KERN_APIC_H
8 #define ROS_KERN_APIC_H
9
10 /* 
11  * Functions and definitions for dealing with the APIC and PIC, specific to
12  * Intel.  Does not handle an x2APIC.
13  */
14 #include <arch/mmu.h>
15 #include <arch/x86.h>
16 #include <ros/trapframe.h>
17 #include <atomic.h>
18
19 // Local APIC
20 /* PBASE is the physical address.  It is mapped in at the VADDR LAPIC_BASE.
21  * 64 bit note: it looks like this is mapped to the same place in 64 bit address
22  * spaces.  We just happen to have a slight 'hole' in addressable physical
23  * memory.  We can move the PBASE, but we're limited to 32 bit (physical)
24  * addresses. */
25 #define LAPIC_PBASE                                     0xfee00000      /* default *physical* address */
26 #define LAPIC_EOI                                       (LAPIC_BASE + 0x0b0)
27 #define LAPIC_SPURIOUS                          (LAPIC_BASE + 0x0f0)
28 #define LAPIC_VERSION                           (LAPIC_BASE + 0x030)
29 #define LAPIC_ERROR                                     (LAPIC_BASE + 0x280)
30 #define LAPIC_ID                                        (LAPIC_BASE + 0x020)
31 #define LAPIC_LOGICAL_ID                        (LAPIC_BASE + 0x0d0)
32 // LAPIC Local Vector Table
33 #define LAPIC_LVT_TIMER                         (LAPIC_BASE + 0x320)
34 #define LAPIC_LVT_THERMAL                       (LAPIC_BASE + 0x330)
35 #define LAPIC_LVT_PERFMON                       (LAPIC_BASE + 0x340)
36 #define LAPIC_LVT_LINT0                         (LAPIC_BASE + 0x350)
37 #define LAPIC_LVT_LINT1                         (LAPIC_BASE + 0x360)
38 #define LAPIC_LVT_ERROR                         (LAPIC_BASE + 0x370)
39 #define LAPIC_LVT_MASK                          0x00010000
40 // LAPIC Timer
41 #define LAPIC_TIMER_INIT                        (LAPIC_BASE + 0x380)
42 #define LAPIC_TIMER_CURRENT                     (LAPIC_BASE + 0x390)
43 #define LAPIC_TIMER_DIVIDE                      (LAPIC_BASE + 0x3e0)
44 /* Quick note on the divisor.  The LAPIC timer ticks once per divisor-bus ticks
45  * (system bus or APIC bus, depending on the model).  Ex: A divisor of 128 means
46  * 128 bus ticks results in 1 timer tick.  The divisor increases the time range
47  * and decreases the granularity of the timer.  Numbers are appx, based on 4
48  * billion ticks, vs 2^32 ticks.
49  * Ex:   1GHz bus, div 001:    4sec max,    1ns granularity
50  * Ex:   1GHz bus, div 128:  512sec max,  128ns granularity
51  * Ex: 100MHz bus, div 001:   40sec max,   10ns granularity
52  * Ex: 100MHz bus, div 128: 5120sec max, 1280ns granularity */
53 #define LAPIC_TIMER_DIVISOR_VAL         32      /* seems reasonable */
54 #define LAPIC_TIMER_DIVISOR_BITS        0x8     /* Div = 32 */
55
56 // IPI Interrupt Command Register
57 #define LAPIC_IPI_ICR_LOWER                     (LAPIC_BASE + 0x300)
58 #define LAPIC_IPI_ICR_UPPER                     (LAPIC_BASE + 0x310)
59 /* Interrupts being serviced (in-service) and pending (interrupt request reg).
60  * Note these registers are not normal bitmaps, but instead are 8 separate
61  * 32-bit registers, spaced/aligned on 16 byte boundaries in the LAPIC address
62  * space. */
63 #define LAPIC_ISR                                       (LAPIC_BASE + 0x100)
64 #define LAPIC_IRR                                       (LAPIC_BASE + 0x200)
65
66 /* Tracks whether it is safe to execute core_id() or not.  If we're using the
67  * LAPIC, we need to have the LAPIC mapped into VM.  vm_init() sets this to
68  * TRUE.
69  *
70  * If we're using rdtscp, if the instruction is supported, we can call core_id()
71  * without rebooting.  cpuinfo should have panic'd if we're running on a machine
72  * that doesn't support rdtscp, before vm_init().
73  *
74  * If we're using something else (like segmentation), then that will need to get
75  * set up before vm_init(), at least for core 0.
76  *
77  * Note that core_id() will return 0 (or possibly another wrong answer) on cores
78  * other than core 0 when it is called before smp_boot completes. */
79 extern bool core_id_ready;
80
81 bool lapic_check_spurious(int trap_nr);
82 bool lapic_get_isr_bit(uint8_t vector);
83 bool lapic_get_irr_bit(uint8_t vector);
84 void lapic_print_isr(void);
85 void lapic_mask_irq(int apic_vector);
86 void lapic_unmask_irq(int apic_vector);
87 bool ipi_is_pending(uint8_t vector);
88 void __lapic_set_timer(uint32_t ticks, uint8_t vec, bool periodic, uint8_t div);
89 void lapic_set_timer(uint32_t usec, bool periodic);
90 uint32_t lapic_get_default_id(void);
91 int apiconline(void);
92 void handle_lapic_error(struct hw_trapframe *hw_tf, void *data);
93
94 static inline void lapic_send_eoi(int unused);
95 static inline uint32_t lapic_get_version(void);
96 static inline uint32_t lapic_get_error(void);
97 static inline uint32_t lapic_get_id(void);
98 static inline void lapic_set_id(uint8_t id);    // Careful, may not actually work
99 static inline uint8_t lapic_get_logid(void);
100 static inline void lapic_set_logid(uint8_t id);
101 static inline void lapic_disable_timer(void);
102 static inline void lapic_disable(void);
103 static inline void lapic_enable(void);
104 static inline void lapic_wait_to_send(void);
105 static inline void send_init_ipi(void);
106 static inline void send_startup_ipi(uint8_t vector);
107 static inline void send_self_ipi(uint8_t vector);
108 static inline void send_broadcast_ipi(uint8_t vector);
109 static inline void send_all_others_ipi(uint8_t vector);
110 static inline void __send_ipi(uint8_t hw_coreid, uint8_t vector);
111 static inline void send_group_ipi(uint8_t hw_groupid, uint8_t vector);
112 static inline void __send_nmi(uint8_t hw_coreid);
113
114 /* XXX: remove these */
115 #define mask_lapic_lvt(entry) \
116         write_mmreg32(entry, read_mmreg32(entry) | LAPIC_LVT_MASK)
117 #define unmask_lapic_lvt(entry) \
118         write_mmreg32(entry, read_mmreg32(entry) & ~LAPIC_LVT_MASK)
119
120 static inline void lapic_send_eoi(int unused)
121 {
122         write_mmreg32(LAPIC_EOI, 0);
123 }
124
125 static inline uint32_t lapic_get_version(void)
126 {
127         return read_mmreg32(LAPIC_VERSION);
128 }
129
130 static inline uint32_t lapic_get_error(void)
131 {
132         write_mmreg32(LAPIC_ERROR, 0xdeadbeef);
133         return read_mmreg32(LAPIC_ERROR);
134 }
135
136 static inline uint32_t lapic_get_id(void)
137 {
138         return read_mmreg32(LAPIC_ID) >> 24;
139 }
140
141 static inline void lapic_set_id(uint8_t id)
142 {
143         write_mmreg32(LAPIC_ID, id << 24);
144 }
145
146 static inline uint8_t lapic_get_logid(void)
147 {
148         return read_mmreg32(LAPIC_LOGICAL_ID) >> 24;
149 }
150
151 static inline void lapic_set_logid(uint8_t id)
152 {
153         write_mmreg32(LAPIC_LOGICAL_ID, id << 24);
154 }
155
156 static inline void lapic_disable_timer(void)
157 {
158         write_mmreg32(LAPIC_LVT_TIMER, 0);
159 }
160
161 /* There are a couple ways to do it.  The MSR route doesn't seem to work
162  * in KVM.  It's also a somewhat permanent thing
163  */
164 static inline void lapic_disable(void)
165 {
166         write_mmreg32(LAPIC_SPURIOUS, read_mmreg32(LAPIC_SPURIOUS) & 0xffffefff);
167         //write_msr(IA32_APIC_BASE, read_msr(IA32_APIC_BASE) & ~MSR_APIC_ENABLE);
168 }
169
170 /* Spins until previous IPIs are delivered.  Not sure if we want it inlined
171  * Also not sure when we really need to do this. 
172  */
173 static inline void lapic_wait_to_send(void)
174 {
175         while (read_mmreg32(LAPIC_IPI_ICR_LOWER) & 0x1000)
176                 __cpu_relax();
177 }
178
179 static inline void lapic_enable(void)
180 {
181         write_mmreg32(LAPIC_SPURIOUS, read_mmreg32(LAPIC_SPURIOUS) | 0x00000100);
182 }
183
184 static inline void send_init_ipi(void)
185 {
186         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x000c4500);
187         lapic_wait_to_send();
188 }
189
190 static inline void send_startup_ipi(uint8_t vector)
191 {
192         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x000c4600 | vector);
193         lapic_wait_to_send();
194 }
195
196 static inline void send_self_ipi(uint8_t vector)
197 {
198         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x00044000 | vector);
199         lapic_wait_to_send();
200 }
201
202 static inline void send_broadcast_ipi(uint8_t vector)
203 {
204         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x00084000 | vector);
205         lapic_wait_to_send();
206 }
207
208 static inline void send_all_others_ipi(uint8_t vector)
209 {
210         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x000c4000 | vector);
211         lapic_wait_to_send();
212 }
213
214 static inline void __send_ipi(uint8_t hw_coreid, uint8_t vector)
215 {
216         write_mmreg32(LAPIC_IPI_ICR_UPPER, hw_coreid << 24);
217         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x00004000 | vector);
218         lapic_wait_to_send();
219 }
220
221 static inline void send_group_ipi(uint8_t hw_groupid, uint8_t vector)
222 {
223         write_mmreg32(LAPIC_IPI_ICR_UPPER, hw_groupid << 24);
224         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x00004800 | vector);
225         lapic_wait_to_send();
226 }
227
228 static inline void __send_nmi(uint8_t hw_coreid)
229 {
230         if (hw_coreid == 255)
231                 return;
232         write_mmreg32(LAPIC_IPI_ICR_UPPER, hw_coreid << 24);
233         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x00004400);
234         lapic_wait_to_send();
235 }
236
237 /* To change the LAPIC Base (not recommended):
238         msr_val = read_msr(IA32_APIC_BASE);
239         msr_val = msr_val & ~MSR_APIC_BASE_ADDRESS | 0xfaa00000;
240         write_msr(IA32_APIC_BASE, msr_val);
241 */
242
243 /* 
244  * This file is part of the UCB release of Plan 9. It is subject to the license
245  * terms in the LICENSE file found in the top-level directory of this
246  * distribution and at http://akaros.cs.berkeley.edu/files/Plan9License. No
247  * part of the UCB release of Plan 9, including this file, may be copied,
248  * modified, propagated, or distributed except according to the terms contained
249  * in the LICENSE file.
250  */
251
252 /*
253  * There are 2 flavours of APIC, Local APIC and IOAPIC,
254  * Each I/O APIC has a unique physical address,
255  * Local APICs are all at the same physical address as they can only be
256  * accessed by the local CPU.  APIC ids are unique to the
257  * APIC type, so an IOAPIC and APIC both with id 0 is ok.
258  */
259
260 struct ioapic {
261         spinlock_t lock;                        /* IOAPIC: register access */
262         uintptr_t addr;                         /* IOAPIC: register base */
263         uintptr_t paddr;                        /* register base */
264         int nrdt;                                       /* IOAPIC: size of RDT */
265         int ibase;                                      /* global interrupt base */
266 };
267
268 struct lapic {
269         int machno;                                     /* similar to os_coreid, unused */
270
271         uint32_t lvt[8];
272         int nlvt;
273         int ver;
274 };
275
276 struct apic {
277         int useable;                            /* en */
278         struct ioapic;
279         struct lapic;
280 };
281
282 enum {
283         Nbus = 256,
284         Napic = 254,    /* xAPIC architectural limit */
285         Nrdt = 64,
286 };
287
288 /*
289  * Common bits for
290  *      IOAPIC Redirection Table Entry (RDT);
291  *      APIC Local Vector Table Entry (LVT);
292  *      APIC Interrupt Command Register (ICR).
293  * [10:8] Message Type
294  * [11] Destination Mode (RW)
295  * [12] Delivery Status (RO)
296  * [13] Interrupt Input Pin Polarity (RW)
297  * [14] Remote IRR (RO)
298  * [15] Trigger Mode (RW)
299  * [16] Interrupt Mask
300  */
301 enum {
302         MTf = 0x00000000,                       /* Fixed */
303         MTlp = 0x00000100,      /* Lowest Priority */
304         MTsmi = 0x00000200,     /* SMI */
305         MTrr = 0x00000300,      /* Remote Read */
306         MTnmi = 0x00000400,     /* NMI */
307         MTir = 0x00000500,      /* INIT/RESET */
308         MTsipi = 0x00000600,    /* Startup IPI */
309         MTei = 0x00000700,      /* ExtINT */
310
311         Pm = 0x00000000,        /* Physical Mode */
312         Lm = 0x00000800,        /* Logical Mode */
313
314         Ds = 0x00001000,        /* Delivery Status */
315         IPhigh = 0x00000000,    /* IIPP High */
316         IPlow = 0x00002000,     /* IIPP Low */
317         Rirr = 0x00004000,      /* Remote IRR */
318         TMedge = 0x00000000,    /* Trigger Mode Edge */
319         TMlevel = 0x00008000,   /* Trigger Mode Level */
320         Im = 0x00010000,        /* Interrupt Mask */
321 };
322
323 extern struct apic xlapic[Napic];
324 extern struct apic xioapic[Napic];
325
326 #define l16get(p)       (((p)[1]<<8)|(p)[0])
327 #define l32get(p)       (((uint32_t)l16get(p+2)<<16)|l16get(p))
328 #define l64get(p)       (((uint64_t)l32get(p+4)<<32)|l32get(p))
329
330 #include <arch/ioapic.h>
331
332 char *apicdump(char *, char *);
333 void apictimerenab(void);
334 void apicinit(int apicno, uintptr_t pa, int isbp);
335
336 /*
337 extern int pcimsienable(Pcidev*, uint64_t);
338 extern int pcimsimask(Pcidev*, int);
339 */
340
341 #endif /* ROS_KERN_APIC_H */