363d2afab241cf0c06e01fda63877064dabb5954
[akaros.git] / kern / arch / x86 / apic.h
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifndef ROS_KERN_APIC_H
8 #define ROS_KERN_APIC_H
9
10 /* 
11  * Functions and definitions for dealing with the APIC and PIC, specific to
12  * Intel.  Does not handle an x2APIC.
13  */
14 #include <arch/mmu.h>
15 #include <arch/x86.h>
16 #include <atomic.h>
17
18 // Local APIC
19 /* PBASE is the physical address.  It is mapped in at the VADDR LAPIC_BASE.
20  * 64 bit note: it looks like this is mapped to the same place in 64 bit address
21  * spaces.  We just happen to have a slight 'hole' in addressable physical
22  * memory.  We can move the PBASE, but we're limited to 32 bit (physical)
23  * addresses. */
24 #define LAPIC_PBASE                                     0xfee00000      /* default *physical* address */
25 #define LAPIC_EOI                                       (LAPIC_BASE + 0x0b0)
26 #define LAPIC_SPURIOUS                          (LAPIC_BASE + 0x0f0)
27 #define LAPIC_VERSION                           (LAPIC_BASE + 0x030)
28 #define LAPIC_ERROR                                     (LAPIC_BASE + 0x280)
29 #define LAPIC_ID                                        (LAPIC_BASE + 0x020)
30 #define LAPIC_LOGICAL_ID                        (LAPIC_BASE + 0x0d0)
31 // LAPIC Local Vector Table
32 #define LAPIC_LVT_TIMER                         (LAPIC_BASE + 0x320)
33 #define LAPIC_LVT_LINT0                         (LAPIC_BASE + 0x350)
34 #define LAPIC_LVT_LINT1                         (LAPIC_BASE + 0x360)
35 #define LAPIC_LVT_ERROR                         (LAPIC_BASE + 0x370)
36 #define LAPIC_LVT_PERFMON                       (LAPIC_BASE + 0x340)
37 #define LAPIC_LVT_THERMAL                       (LAPIC_BASE + 0x330)
38 #define LAPIC_LVT_MASK                          0x00010000
39 // LAPIC Timer
40 #define LAPIC_TIMER_INIT                        (LAPIC_BASE + 0x380)
41 #define LAPIC_TIMER_CURRENT                     (LAPIC_BASE + 0x390)
42 #define LAPIC_TIMER_DIVIDE                      (LAPIC_BASE + 0x3e0)
43 #define LAPIC_TIMER_DEFAULT_VECTOR      0xeb    /* Aka 235, IRQ203 */
44 /* Quick note on the divisor.  The LAPIC timer ticks once per divisor-bus ticks
45  * (system bus or APIC bus, depending on the model).  Ex: A divisor of 128 means
46  * 128 bus ticks results in 1 timer tick.  The divisor increases the time range
47  * and decreases the granularity of the timer.  Numbers are appx, based on 4
48  * billion ticks, vs 2^32 ticks.
49  * Ex:   1GHz bus, div 001:    4sec max,    1ns granularity
50  * Ex:   1GHz bus, div 128:  512sec max,  128ns granularity
51  * Ex: 100MHz bus, div 001:   40sec max,   10ns granularity
52  * Ex: 100MHz bus, div 128: 5120sec max, 1280ns granularity */
53 #define LAPIC_TIMER_DIVISOR_VAL         32      /* seems reasonable */
54 #define LAPIC_TIMER_DIVISOR_BITS        0x8     /* Div = 32 */
55
56 // IPI Interrupt Command Register
57 #define LAPIC_IPI_ICR_LOWER                     (LAPIC_BASE + 0x300)
58 #define LAPIC_IPI_ICR_UPPER                     (LAPIC_BASE + 0x310)
59 /* Interrupts being serviced (in-service) and pending (interrupt request reg).
60  * Note these registers are not normal bitmaps, but instead are 8 separate
61  * 32-bit registers, spaced/aligned on 16 byte boundaries in the LAPIC address
62  * space. */
63 #define LAPIC_ISR                                       (LAPIC_BASE + 0x100)
64 #define LAPIC_IRR                                       (LAPIC_BASE + 0x200)
65
66 // PIT (Programmable Interval Timer)
67 #define TIMER_REG_CNTR0 0       /* timer counter 0 port */
68 #define TIMER_REG_CNTR1 1       /* timer counter 1 port */
69 #define TIMER_REG_CNTR2 2       /* timer counter 2 port */
70 #define TIMER_REG_MODE  3       /* timer mode port */
71 #define TIMER_SEL0      0x00    /* select counter 0 */
72 #define TIMER_SEL1      0x40    /* select counter 1 */
73 #define TIMER_SEL2      0x80    /* select counter 2 */
74 #define TIMER_INTTC     0x00    /* mode 0, intr on terminal cnt */
75 #define TIMER_ONESHOT   0x02    /* mode 1, one shot */
76 #define TIMER_RATEGEN   0x04    /* mode 2, rate generator */
77 #define TIMER_SQWAVE    0x06    /* mode 3, square wave */
78 #define TIMER_SWSTROBE  0x08    /* mode 4, s/w triggered strobe */
79 #define TIMER_HWSTROBE  0x0a    /* mode 5, h/w triggered strobe */
80 #define TIMER_LATCH     0x00    /* latch counter for reading */
81 #define TIMER_LSB       0x10    /* r/w counter LSB */
82 #define TIMER_MSB       0x20    /* r/w counter MSB */
83 #define TIMER_16BIT     0x30    /* r/w counter 16 bits, LSB first */
84 #define TIMER_BCD       0x01    /* count in BCD */
85
86 #define PIT_FREQ                                        1193182
87
88 #define IO_TIMER1   0x40        /* 8253 Timer #1 */
89 #define TIMER_CNTR0 (IO_TIMER1 + TIMER_REG_CNTR0)
90 #define TIMER_CNTR1 (IO_TIMER1 + TIMER_REG_CNTR1)
91 #define TIMER_CNTR2 (IO_TIMER1 + TIMER_REG_CNTR2)
92 #define TIMER_MODE  (IO_TIMER1 + TIMER_REG_MODE)
93
94 typedef struct system_timing {
95         uint64_t tsc_freq;
96         uint64_t bus_freq;
97         uint64_t timing_overhead;
98         uint16_t pit_divisor;
99         uint8_t pit_mode;
100 } system_timing_t;
101
102 extern system_timing_t system_timing;
103
104 /* Tracks whether it is safe to execute core_id() or not.  If we're using the
105  * LAPIC, we need to have the LAPIC mapped into VM.  vm_init() sets this to
106  * TRUE.
107  *
108  * If we're using rdtscp, if the instruction is supported, we can call core_id()
109  * without rebooting.  cpuinfo should have panic'd if we're running on a machine
110  * that doesn't support rdtscp, before vm_init().
111  *
112  * If we're using something else (like segmentation), then that will need to get
113  * set up before vm_init(), at least for core 0.
114  *
115  * Note that core_id() will return 0 (or possibly another wrong answer) on cores
116  * other than core 0 when it is called before smp_boot completes. */
117 extern bool core_id_ready;
118
119 bool lapic_check_spurious(int trap_nr);
120 bool lapic_get_isr_bit(uint8_t vector);
121 bool lapic_get_irr_bit(uint8_t vector);
122 void lapic_print_isr(void);
123 bool ipi_is_pending(uint8_t vector);
124 void __lapic_set_timer(uint32_t ticks, uint8_t vec, bool periodic, uint8_t div);
125 void lapic_set_timer(uint32_t usec, bool periodic);
126 uint32_t lapic_get_default_id(void);
127 // PIT related
128 void pit_set_timer(uint32_t freq, uint32_t mode);
129 void timer_init(void);
130 void udelay_pit(uint64_t usec);
131 // TODO: right now timer defaults to TSC
132 uint64_t gettimer(void);
133 uint64_t getfreq(void);
134
135 static inline void lapic_send_eoi(int unused);
136 static inline uint32_t lapic_get_version(void);
137 static inline uint32_t lapic_get_error(void);
138 static inline uint32_t lapic_get_id(void);
139 static inline void lapic_set_id(uint8_t id);    // Careful, may not actually work
140 static inline uint8_t lapic_get_logid(void);
141 static inline void lapic_set_logid(uint8_t id);
142 static inline void lapic_disable_timer(void);
143 static inline void lapic_disable(void);
144 static inline void lapic_enable(void);
145 static inline void lapic_wait_to_send(void);
146 static inline void send_init_ipi(void);
147 static inline void send_startup_ipi(uint8_t vector);
148 static inline void send_self_ipi(uint8_t vector);
149 static inline void send_broadcast_ipi(uint8_t vector);
150 static inline void send_all_others_ipi(uint8_t vector);
151 static inline void __send_ipi(uint8_t hw_coreid, uint8_t vector);
152 static inline void send_group_ipi(uint8_t hw_groupid, uint8_t vector);
153 static inline void __send_nmi(uint8_t hw_coreid);
154
155 #define mask_lapic_lvt(entry) \
156         write_mmreg32(entry, read_mmreg32(entry) | LAPIC_LVT_MASK)
157 #define unmask_lapic_lvt(entry) \
158         write_mmreg32(entry, read_mmreg32(entry) & ~LAPIC_LVT_MASK)
159
160 static inline void lapic_send_eoi(int unused)
161 {
162         write_mmreg32(LAPIC_EOI, 0);
163 }
164
165 static inline uint32_t lapic_get_version(void)
166 {
167         return read_mmreg32(LAPIC_VERSION);
168 }
169
170 static inline uint32_t lapic_get_error(void)
171 {
172         write_mmreg32(LAPIC_ERROR, 0xdeadbeef);
173         return read_mmreg32(LAPIC_ERROR);
174 }
175
176 static inline uint32_t lapic_get_id(void)
177 {
178         return read_mmreg32(LAPIC_ID) >> 24;
179 }
180
181 static inline void lapic_set_id(uint8_t id)
182 {
183         write_mmreg32(LAPIC_ID, id << 24);
184 }
185
186 static inline uint8_t lapic_get_logid(void)
187 {
188         return read_mmreg32(LAPIC_LOGICAL_ID) >> 24;
189 }
190
191 static inline void lapic_set_logid(uint8_t id)
192 {
193         write_mmreg32(LAPIC_LOGICAL_ID, id << 24);
194 }
195
196 static inline void lapic_disable_timer(void)
197 {
198         write_mmreg32(LAPIC_LVT_TIMER, 0);
199 }
200
201 /* There are a couple ways to do it.  The MSR route doesn't seem to work
202  * in KVM.  It's also a somewhat permanent thing
203  */
204 static inline void lapic_disable(void)
205 {
206         write_mmreg32(LAPIC_SPURIOUS, read_mmreg32(LAPIC_SPURIOUS) & 0xffffefff);
207         //write_msr(IA32_APIC_BASE, read_msr(IA32_APIC_BASE) & ~MSR_APIC_ENABLE);
208 }
209
210 /* Spins until previous IPIs are delivered.  Not sure if we want it inlined
211  * Also not sure when we really need to do this. 
212  */
213 static inline void lapic_wait_to_send(void)
214 {
215         while (read_mmreg32(LAPIC_IPI_ICR_LOWER) & 0x1000)
216                 __cpu_relax();
217 }
218
219 static inline void lapic_enable(void)
220 {
221         write_mmreg32(LAPIC_SPURIOUS, read_mmreg32(LAPIC_SPURIOUS) | 0x00000100);
222 }
223
224 static inline void send_init_ipi(void)
225 {
226         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x000c4500);
227         lapic_wait_to_send();
228 }
229
230 static inline void send_startup_ipi(uint8_t vector)
231 {
232         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x000c4600 | vector);
233         lapic_wait_to_send();
234 }
235
236 static inline void send_self_ipi(uint8_t vector)
237 {
238         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x00044000 | vector);
239         lapic_wait_to_send();
240 }
241
242 static inline void send_broadcast_ipi(uint8_t vector)
243 {
244         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x00084000 | vector);
245         lapic_wait_to_send();
246 }
247
248 static inline void send_all_others_ipi(uint8_t vector)
249 {
250         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x000c4000 | vector);
251         lapic_wait_to_send();
252 }
253
254 static inline void __send_ipi(uint8_t hw_coreid, uint8_t vector)
255 {
256         write_mmreg32(LAPIC_IPI_ICR_UPPER, hw_coreid << 24);
257         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x00004000 | vector);
258         lapic_wait_to_send();
259 }
260
261 static inline void send_group_ipi(uint8_t hw_groupid, uint8_t vector)
262 {
263         write_mmreg32(LAPIC_IPI_ICR_UPPER, hw_groupid << 24);
264         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x00004800 | vector);
265         lapic_wait_to_send();
266 }
267
268 static inline void __send_nmi(uint8_t hw_coreid)
269 {
270         if (hw_coreid == 255)
271                 return;
272         write_mmreg32(LAPIC_IPI_ICR_UPPER, hw_coreid << 24);
273         write_mmreg32(LAPIC_IPI_ICR_LOWER, 0x00004400);
274         lapic_wait_to_send();
275 }
276
277 /* To change the LAPIC Base (not recommended):
278         msr_val = read_msr(IA32_APIC_BASE);
279         msr_val = msr_val & ~MSR_APIC_BASE_ADDRESS | 0xfaa00000;
280         write_msr(IA32_APIC_BASE, msr_val);
281 */
282
283 /* 
284  * This file is part of the UCB release of Plan 9. It is subject to the license
285  * terms in the LICENSE file found in the top-level directory of this
286  * distribution and at http://akaros.cs.berkeley.edu/files/Plan9License. No
287  * part of the UCB release of Plan 9, including this file, may be copied,
288  * modified, propagated, or distributed except according to the terms contained
289  * in the LICENSE file.
290  */
291
292 /*
293  * There are 2 flavours of APIC, Local APIC and IOAPIC,
294  * Each I/O APIC has a unique physical address,
295  * Local APICs are all at the same physical address as they can only be
296  * accessed by the local CPU.  APIC ids are unique to the
297  * APIC type, so an IOAPIC and APIC both with id 0 is ok.
298  */
299
300 struct ioapic {
301         spinlock_t lock;                        /* IOAPIC: register access */
302         uintptr_t addr;                         /* IOAPIC: register base */
303         uintptr_t paddr;                        /* register base */
304         int nrdt;                                       /* IOAPIC: size of RDT */
305         int gsib;                                       /* IOAPIC: global RDT index */
306         int ibase;                                      /* global interrupt base */
307 };
308
309 struct lapic {
310         int machno;                                     /* APIC */
311
312         uint32_t lvt[6];
313         int nlvt;
314         int ver;
315
316         int64_t hz;                                     /* APIC Timer frequency */
317         int64_t max;
318         int64_t min;
319         int64_t div;
320 };
321
322 struct apic {
323         int useable;                            /* en */
324         struct ioapic;
325         struct lapic;
326 };
327
328 enum {
329         Nbus = 256,
330         Napic = 254,    /* xAPIC architectural limit */
331         Nrdt = 64,
332 };
333
334 /*
335  * Common bits for
336  *      IOAPIC Redirection Table Entry (RDT);
337  *      APIC Local Vector Table Entry (LVT);
338  *      APIC Interrupt Command Register (ICR).
339  * [10:8] Message Type
340  * [11] Destination Mode (RW)
341  * [12] Delivery Status (RO)
342  * [13] Interrupt Input Pin Polarity (RW)
343  * [14] Remote IRR (RO)
344  * [15] Trigger Mode (RW)
345  * [16] Interrupt Mask
346  */
347 enum {
348         MTf = 0x00000000,                       /* Fixed */
349         MTlp = 0x00000100,      /* Lowest Priority */
350         MTsmi = 0x00000200,     /* SMI */
351         MTrr = 0x00000300,      /* Remote Read */
352         MTnmi = 0x00000400,     /* NMI */
353         MTir = 0x00000500,      /* INIT/RESET */
354         MTsipi = 0x00000600,    /* Startup IPI */
355         MTei = 0x00000700,      /* ExtINT */
356
357         Pm = 0x00000000,        /* Physical Mode */
358         Lm = 0x00000800,        /* Logical Mode */
359
360         Ds = 0x00001000,        /* Delivery Status */
361         IPhigh = 0x00000000,    /* IIPP High */
362         IPlow = 0x00002000,     /* IIPP Low */
363         Rirr = 0x00004000,      /* Remote IRR */
364         TMedge = 0x00000000,    /* Trigger Mode Edge */
365         TMlevel = 0x00008000,   /* Trigger Mode Level */
366         Im = 0x00010000,        /* Interrupt Mask */
367 };
368
369 extern struct apic xlapic[Napic];
370 extern struct apic xioapic[Napic];
371
372 #define l16get(p)       (((p)[1]<<8)|(p)[0])
373 #define l32get(p)       (((uint32_t)l16get(p+2)<<16)|l16get(p))
374 #define l64get(p)       (((uint64_t)l32get(p+4)<<32)|l32get(p))
375
376 #include <arch/ioapic.h>
377
378 char *apicdump(char *, char *);
379 void apictimerenab(void);
380 void apicinit(int apicno, uintptr_t pa, int isbp);
381
382 /*
383 extern int pcimsienable(Pcidev*, uint64_t);
384 extern int pcimsimask(Pcidev*, int);
385 */
386
387 #endif /* ROS_KERN_APIC_H */