x86: irq handler func pointers
[akaros.git] / kern / arch / x86 / apic.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifdef __SHARC__
8 #pragma nosharc
9 #define SINIT(x) x
10 #endif
11
12 #include <arch/mmu.h>
13 #include <arch/x86.h>
14 #include <arch/arch.h>
15 #include <arch/apic.h>
16 #include <time.h>
17 #include <assert.h>
18 #include <stdio.h>
19 #include <bitmask.h>
20 #include <arch/coreid.h>
21
22 system_timing_t RO system_timing = {0, 0, 0xffff, 0};
23 bool core_id_ready = FALSE;
24 spinlock_t piclock = SPINLOCK_INITIALIZER_IRQSAVE;
25
26 /* * Remaps the Programmable Interrupt Controller to use IRQs 32-47
27  * http://wiki.osdev.org/PIC
28  * Check osdev for a more thorough explanation/implementation.
29  * http://bochs.sourceforge.net/techspec/PORTS.LST  */
30 void pic_remap(void)
31 {
32         spin_lock_irqsave(&piclock);
33         /* start initialization (ICW1) */
34         outb(PIC1_CMD, 0x11);
35         outb(PIC2_CMD, 0x11);
36         /* set new offsets (ICW2) */
37         outb(PIC1_DATA, PIC1_OFFSET);
38         outb(PIC2_DATA, PIC2_OFFSET);
39         /* set up cascading (ICW3) */
40         outb(PIC1_DATA, 0x04);
41         outb(PIC2_DATA, 0x02);
42         /* other stuff (put in 8086/88 mode, or whatever) (ICW4) */
43         outb(PIC1_DATA, 0x01);
44         outb(PIC2_DATA, 0x01);
45         /* Init done, further data R/W access the interrupt mask */
46         /* set masks, defaulting to all masked for now */
47         outb(PIC1_DATA, 0xff);
48         outb(PIC2_DATA, 0xff);
49         spin_unlock_irqsave(&piclock);
50 }
51
52 void pic_mask_irq(int irq)
53 {
54         spin_lock_irqsave(&piclock);
55         if (irq > 7)
56                 outb(PIC2_DATA, inb(PIC2_DATA) | (1 << (irq - 8)));
57         else
58                 outb(PIC1_DATA, inb(PIC1_DATA) | (1 << irq));
59         spin_unlock_irqsave(&piclock);
60 }
61
62 void pic_unmask_irq(int irq)
63 {
64         spin_lock_irqsave(&piclock);
65         if (irq > 7) {
66                 outb(PIC2_DATA, inb(PIC2_DATA) & ~(1 << (irq - 8)));
67                 outb(PIC1_DATA, inb(PIC1_DATA) & 0xfb); // make sure irq2 is unmasked
68         } else
69                 outb(PIC1_DATA, inb(PIC1_DATA) & ~(1 << irq));
70         spin_unlock_irqsave(&piclock);
71 }
72
73 /* Aka, the IMR.  Simply reading the data port are OCW1s. */
74 uint16_t pic_get_mask(void)
75 {
76         uint16_t ret;
77         spin_lock_irqsave(&piclock);
78         ret = (inb(PIC2_DATA) << 8) | inb(PIC1_DATA);
79         spin_unlock_irqsave(&piclock);
80         return ret;
81 }
82
83 static uint16_t __pic_get_irq_reg(int ocw3)
84 {
85         uint16_t ret;
86         spin_lock_irqsave(&piclock);
87         /* OCW3 to PIC CMD to get the register values.  PIC2 is chained, and
88          * represents IRQs 8-15.  PIC1 is IRQs 0-7, with 2 being the chain */
89         outb(PIC1_CMD, ocw3);
90         outb(PIC2_CMD, ocw3);
91         ret = (inb(PIC2_CMD) << 8) | inb(PIC1_CMD);
92         spin_unlock_irqsave(&piclock);
93         return ret;
94 }
95
96 /* Returns the combined value of the cascaded PICs irq request register */
97 uint16_t pic_get_irr(void)
98 {
99         return __pic_get_irq_reg(PIC_READ_IRR);
100 }
101
102 /* Returns the combined value of the cascaded PICs irq service register */
103 uint16_t pic_get_isr(void)
104 {
105         return __pic_get_irq_reg(PIC_READ_ISR);
106 }
107
108 /* Takes a raw vector/trap number (32-47), not a device IRQ (0-15) */
109 bool pic_check_spurious(int trap_nr)
110 {
111         /* the PIC may send spurious irqs via one of the chips irq 7.  if the isr
112          * doesn't show that irq, then it was spurious, and we don't send an eoi.
113          * Check out http://wiki.osdev.org/8259_PIC#Spurious_IRQs */
114         if ((trap_nr == PIC1_SPURIOUS) && !(pic_get_isr() & (1 << 7))) {
115                 printd("Spurious PIC1 irq!\n"); /* want to know if this happens */
116                 return TRUE;
117         }
118         if ((trap_nr == PIC2_SPURIOUS) && !(pic_get_isr() & (1 << 15))) {
119                 printd("Spurious PIC2 irq!\n"); /* want to know if this happens */
120                 /* for the cascaded PIC, we *do* need to send an EOI to the master's
121                  * cascade irq (2). */
122                 pic_send_eoi(2 + PIC1_OFFSET);
123                 return TRUE;
124         }
125         return FALSE;
126 }
127
128 void pic_send_eoi(int trap_nr)
129 {
130         int irq = trap_nr - PIC1_OFFSET;
131         spin_lock_irqsave(&piclock);
132         // all irqs beyond the first seven need to be chained to the slave
133         if (irq > 7)
134                 outb(PIC2_CMD, PIC_EOI);
135         outb(PIC1_CMD, PIC_EOI);
136         spin_unlock_irqsave(&piclock);
137 }
138
139 bool lapic_check_spurious(int trap_nr)
140 {
141         /* FYI: lapic_spurious is 255 on qemu and 15 on the nehalem..  We actually
142          * can set bits 4-7, and P6s have 0-3 hardwired to 0.  YMMV.
143          *
144          * The SDM recommends not using the spurious vector for any other IRQs (LVT
145          * or IOAPIC RTE), since the handlers don't send an EOI.  However, our check
146          * here allows us to use the vector since we can tell the diff btw a
147          * spurious and a real IRQ. */
148         uint8_t lapic_spurious = read_mmreg32(LAPIC_SPURIOUS) & 0xff;
149         /* Note the lapic's vectors are not shifted by an offset. */
150         if ((trap_nr == lapic_spurious) && !lapic_get_isr_bit(lapic_spurious)) {
151                 /* i'm still curious about these */
152                 printk("Spurious LAPIC irq %d, core %d!\n", lapic_spurious, core_id());
153                 lapic_print_isr();
154                 return TRUE;
155         }
156         return FALSE;
157 }
158
159 /* Debugging helper.  Note the ISR/IRR are 32 bits at a time, spaced every 16
160  * bytes in the LAPIC address space. */
161 void lapic_print_isr(void)
162 {
163         printk("LAPIC ISR on core %d\n--------------\n", core_id());
164         for (int i = 7; i >= 0; i--)
165                 printk("%3d-%3d: %p\n", (i + 1) * 32 - 1, i * 32,
166                        *(uint32_t*)(LAPIC_ISR + i * 0x10));
167         printk("LAPIC IRR on core %d\n--------------\n", core_id());
168         for (int i = 7; i >= 0; i--)
169                 printk("%3d-%3d: %p\n", (i + 1) * 32 - 1, i * 32,
170                        *(uint32_t*)(LAPIC_IRR + i * 0x10));
171 }
172
173 /* Returns TRUE if the bit 'vector' is set in the LAPIC ISR or IRR (whatever you
174  * pass in.  These registers consist of 8, 32 byte registers spaced every 16
175  * bytes from the base in the LAPIC. */
176 static bool __lapic_get_isrr_bit(unsigned long base, uint8_t vector)
177 {
178         int which_reg = vector >> 5;    /* 32 bits per reg */
179         uint32_t *lapic_reg = (uint32_t*)(base + which_reg * 0x10);     /* offset 16 */
180         return (*lapic_reg & (1 << (vector % 32)) ? 1 : 0);
181 }
182
183 bool lapic_get_isr_bit(uint8_t vector)
184 {
185         return __lapic_get_isrr_bit(LAPIC_ISR, vector);
186 }
187
188 bool lapic_get_irr_bit(uint8_t vector)
189 {
190         return __lapic_get_isrr_bit(LAPIC_IRR, vector);
191 }
192
193 /* This works for any interrupt that goes through the LAPIC, but not things like
194  * ExtInts.  To prevent abuse, we'll use it just for IPIs for now (which only
195  * come via the APIC).
196  *
197  * We only check the ISR, due to how we send EOIs.  Since we don't send til
198  * after handlers return, the ISR will show pending for the current IRQ.  It is
199  * the EOI that clears the bit from the ISR. */
200 bool ipi_is_pending(uint8_t vector)
201 {
202         return lapic_get_isr_bit(vector);
203 }
204
205 /*
206  * Sets the LAPIC timer to go off after a certain number of ticks.  The primary
207  * clock freq is actually the bus clock, which we figure out during timer_init
208  * Unmasking is implied.  Ref SDM, 3A, 9.6.4
209  */
210 void __lapic_set_timer(uint32_t ticks, uint8_t vec, bool periodic, uint8_t div)
211 {
212 #ifdef CONFIG_LOUSY_LAPIC_TIMER
213         /* qemu without kvm seems to delay timer IRQs on occasion, and needs extra
214          * IRQs from any source to get them delivered.  periodic does the trick. */
215         periodic = TRUE;
216 #endif
217         // clears bottom bit and then set divider
218         write_mmreg32(LAPIC_TIMER_DIVIDE, (read_mmreg32(LAPIC_TIMER_DIVIDE) &~0xf) |
219                       (div & 0xf));
220         // set LVT with interrupt handling information
221         write_mmreg32(LAPIC_LVT_TIMER, vec | (periodic << 17));
222         write_mmreg32(LAPIC_TIMER_INIT, ticks);
223         // For debugging when we expand this
224         //cprintf("LAPIC LVT Timer: 0x%08x\n", read_mmreg32(LAPIC_LVT_TIMER));
225         //cprintf("LAPIC Init Count: 0x%08x\n", read_mmreg32(LAPIC_TIMER_INIT));
226         //cprintf("LAPIC Current Count: 0x%08x\n", read_mmreg32(LAPIC_TIMER_CURRENT));
227 }
228
229 void lapic_set_timer(uint32_t usec, bool periodic)
230 {
231         /* If we overflowed a uint32, send in the max timer possible.  The lapic can
232          * only handle a 32 bit.  We could muck with changing the divisor, but even
233          * then, we might not be able to match 4000 sec (based on the bus speed).
234          * The kernel alarm code can handle spurious timer interrupts, so we just
235          * set the timer for as close as we can get to the desired time. */
236         uint64_t ticks64 = (usec * system_timing.bus_freq) / LAPIC_TIMER_DIVISOR_VAL
237                             / 1000000;
238         uint32_t ticks32 = ((ticks64 >> 32) ? 0xffffffff : ticks64);
239         assert(ticks32 > 0);
240         __lapic_set_timer(ticks32, LAPIC_TIMER_DEFAULT_VECTOR, periodic,
241                           LAPIC_TIMER_DIVISOR_BITS);
242 }
243
244 void set_core_timer(uint32_t usec, bool periodic)
245 {
246         if (usec)
247                 lapic_set_timer(usec, periodic);
248         else
249                 lapic_disable_timer();
250 }
251
252 uint32_t lapic_get_default_id(void)
253 {
254         uint32_t ebx;
255         cpuid(0x1, 0x0, 0, &ebx, 0, 0);
256         // p6 family only uses 4 bits here, and 0xf is reserved for the IOAPIC
257         return (ebx & 0xFF000000) >> 24;
258 }
259
260 // timer init calibrates both tsc timer and lapic timer using PIT
261 void timer_init(void){
262         /* some boards have this unmasked early on. */
263         pic_mask_irq(0);
264         uint64_t tscval[2];
265         long timercount[2];
266         pit_set_timer(0xffff, TIMER_RATEGEN);
267         // assume tsc exist
268         tscval[0] = read_tsc();
269         udelay_pit(1000000);
270         tscval[1] = read_tsc();
271         system_timing.tsc_freq = SINIT(tscval[1] - tscval[0]);
272         cprintf("TSC Frequency: %llu\n", system_timing.tsc_freq);
273         __lapic_set_timer(0xffffffff, LAPIC_TIMER_DEFAULT_VECTOR, FALSE,
274                           LAPIC_TIMER_DIVISOR_BITS);
275         // Mask the LAPIC Timer, so we never receive this interrupt (minor race)
276         mask_lapic_lvt(LAPIC_LVT_TIMER);
277         timercount[0] = read_mmreg32(LAPIC_TIMER_CURRENT);
278         udelay_pit(1000000);
279         timercount[1] = read_mmreg32(LAPIC_TIMER_CURRENT);
280         system_timing.bus_freq = (timercount[0] - timercount[1])
281                                  * LAPIC_TIMER_DIVISOR_VAL;
282         /* The time base for the timer is derived from the processor's bus clock,
283          * divided by the value specified in the divide configuration register.
284          * Note we mult and div by the divisor, saving the actual freq (even though
285          * we don't use it yet). */
286         cprintf("Bus Frequency: %llu\n", system_timing.bus_freq);
287 }
288
289 void pit_set_timer(uint32_t divisor, uint32_t mode)
290 {
291         if (divisor & 0xffff0000)
292                 warn("Divisor too large!");
293         mode = TIMER_SEL0|TIMER_16BIT|mode;
294         outb(TIMER_MODE, mode); 
295         outb(TIMER_CNTR0, divisor & 0xff);
296         outb(TIMER_CNTR0, (divisor >> 8) );
297         system_timing.pit_mode = SINIT(mode);
298         system_timing.pit_divisor = SINIT(divisor);
299         // cprintf("timer mode set to %d, divisor %d\n",mode, divisor);
300 }
301
302 static int getpit()
303 {
304     int high, low;
305         // TODO: need a lock to protect access to PIT
306
307     /* Select counter 0 and latch counter value. */
308     outb(TIMER_MODE, TIMER_SEL0 | TIMER_LATCH);
309     
310     low = inb(TIMER_CNTR0);
311     high = inb(TIMER_CNTR0);
312
313     return ((high << 8) | low);
314 }
315
316 // forces cpu to relax for usec miliseconds.  declared in kern/include/time.h
317 void udelay(uint64_t usec)
318 {
319         #if !defined(__BOCHS__)
320         if (system_timing.tsc_freq != 0)
321         {
322                 uint64_t start, end, now;
323
324                 start = read_tsc();
325         end = start + usec2tsc(usec);
326         //cprintf("start %llu, end %llu\n", start, end);
327                 if (end == 0) cprintf("This is terribly wrong \n");
328                 do {
329             cpu_relax();
330             now = read_tsc();
331                         //cprintf("now %llu\n", now);
332                 } while (now < end || (now > start && end < start));
333         return;
334
335         } else
336         #endif
337         {
338                 udelay_pit(usec);
339         }
340 }
341
342 void udelay_pit(uint64_t usec)
343 {
344         
345         int64_t delta, prev_tick, tick, ticks_left;
346         prev_tick = getpit();
347         /*
348          * Calculate (n * (i8254_freq / 1e6)) without using floating point
349          * and without any avoidable overflows.
350          */
351         if (usec <= 0)
352                 ticks_left = 0;
353         // some optimization from bsd code
354         else if (usec < 256)
355                 /*
356                  * Use fixed point to avoid a slow division by 1000000.
357                  * 39099 = 1193182 * 2^15 / 10^6 rounded to nearest.
358                  * 2^15 is the first power of 2 that gives exact results
359                  * for n between 0 and 256.
360                  */
361                 ticks_left = ((uint64_t)usec * 39099 + (1 << 15) - 1) >> 15;
362         else
363                 // round up the ticks left
364                 ticks_left = ((uint64_t)usec * (long long)PIT_FREQ+ 999999)
365                              / 1000000; 
366         while (ticks_left > 0) {
367                 tick = getpit();
368                 delta = prev_tick - tick;
369                 prev_tick = tick;
370                 if (delta < 0) {
371                         // counter looped around during the delta time period
372                         delta += system_timing.pit_divisor; // maximum count 
373                         if (delta < 0)
374                                 delta = 0;
375                 }
376                 ticks_left -= delta;
377         }
378 }
379
380 uint64_t gettimer(void)
381 {
382         return read_tsc();      
383 }
384
385 uint64_t getfreq(void)
386 {
387         return system_timing.tsc_freq;
388 }