This builds and boots.
[akaros.git] / kern / arch / x86 / apic.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifdef __SHARC__
8 #pragma nosharc
9 #define SINIT(x) x
10 #endif
11
12 #include <arch/mmu.h>
13 #include <arch/x86.h>
14 #include <arch/arch.h>
15 #include <arch/apic.h>
16 #include <time.h>
17 #include <assert.h>
18 #include <stdio.h>
19 #include <bitmask.h>
20 #include <arch/coreid.h>
21
22 system_timing_t RO system_timing = {0, 0, 0xffff, 0};
23 bool core_id_ready = FALSE;
24 spinlock_t piclock = SPINLOCK_INITIALIZER_IRQSAVE;
25
26 /* * Remaps the Programmable Interrupt Controller to use IRQs 32-47
27  * http://wiki.osdev.org/PIC
28  * Check osdev for a more thorough explanation/implementation.
29  * http://bochs.sourceforge.net/techspec/PORTS.LST  */
30 void pic_remap(void)
31 {
32         spin_lock_irqsave(&piclock);
33         /* start initialization (ICW1) */
34         outb(PIC1_CMD, 0x11);
35         outb(PIC2_CMD, 0x11);
36         /* set new offsets (ICW2) */
37         outb(PIC1_DATA, PIC1_OFFSET);
38         outb(PIC2_DATA, PIC2_OFFSET);
39         /* set up cascading (ICW3) */
40         outb(PIC1_DATA, 0x04);
41         outb(PIC2_DATA, 0x02);
42         /* other stuff (put in 8086/88 mode, or whatever) (ICW4) */
43         outb(PIC1_DATA, 0x01);
44         outb(PIC2_DATA, 0x01);
45         /* Init done, further data R/W access the interrupt mask */
46         /* set masks, defaulting to all masked for now */
47         outb(PIC1_DATA, 0xff);
48         outb(PIC2_DATA, 0xff);
49         spin_unlock_irqsave(&piclock);
50 }
51
52 void pic_mask_irq(uint8_t irq)
53 {
54         spin_lock_irqsave(&piclock);
55         if (irq > 7)
56                 outb(PIC2_DATA, inb(PIC2_DATA) | (1 << (irq - 8)));
57         else
58                 outb(PIC1_DATA, inb(PIC1_DATA) | (1 << irq));
59         spin_unlock_irqsave(&piclock);
60 }
61
62 void pic_unmask_irq(uint8_t irq)
63 {
64         spin_lock_irqsave(&piclock);
65         if (irq > 7) {
66                 outb(PIC2_DATA, inb(PIC2_DATA) & ~(1 << (irq - 8)));
67                 outb(PIC1_DATA, inb(PIC1_DATA) & 0xfb); // make sure irq2 is unmasked
68         } else
69                 outb(PIC1_DATA, inb(PIC1_DATA) & ~(1 << irq));
70         spin_unlock_irqsave(&piclock);
71 }
72
73 /* Aka, the IMR.  Simply reading the data port are OCW1s. */
74 uint16_t pic_get_mask(void)
75 {
76         uint16_t ret;
77         spin_lock_irqsave(&piclock);
78         ret = (inb(PIC2_DATA) << 8) | inb(PIC1_DATA);
79         spin_unlock_irqsave(&piclock);
80         return ret;
81 }
82
83 static uint16_t __pic_get_irq_reg(int ocw3)
84 {
85         uint16_t ret;
86         spin_lock_irqsave(&piclock);
87         /* OCW3 to PIC CMD to get the register values.  PIC2 is chained, and
88          * represents IRQs 8-15.  PIC1 is IRQs 0-7, with 2 being the chain */
89         outb(PIC1_CMD, ocw3);
90         outb(PIC2_CMD, ocw3);
91         ret = (inb(PIC2_CMD) << 8) | inb(PIC1_CMD);
92         spin_unlock_irqsave(&piclock);
93         return ret;
94 }
95
96 /* Returns the combined value of the cascaded PICs irq request register */
97 uint16_t pic_get_irr(void)
98 {
99         return __pic_get_irq_reg(PIC_READ_IRR);
100 }
101
102 /* Returns the combined value of the cascaded PICs irq service register */
103 uint16_t pic_get_isr(void)
104 {
105         return __pic_get_irq_reg(PIC_READ_ISR);
106 }
107
108 void pic_send_eoi(uint32_t irq)
109 {
110         spin_lock_irqsave(&piclock);
111         // all irqs beyond the first seven need to be chained to the slave
112         if (irq > 7)
113                 outb(PIC2_CMD, PIC_EOI);
114         outb(PIC1_CMD, PIC_EOI);
115         spin_unlock_irqsave(&piclock);
116 }
117
118 /* Debugging helper.  Note the ISR/IRR are 32 bits at a time, spaced every 16
119  * bytes in the LAPIC address space. */
120 void lapic_print_isr(void)
121 {
122         printk("LAPIC ISR on core %d\n--------------\n", core_id());
123         for (int i = 7; i >= 0; i--)
124                 printk("%3d-%3d: %p\n", (i + 1) * 32 - 1, i * 32,
125                        *(uint32_t*)(LAPIC_ISR + i * 0x10));
126         printk("LAPIC IRR on core %d\n--------------\n", core_id());
127         for (int i = 7; i >= 0; i--)
128                 printk("%3d-%3d: %p\n", (i + 1) * 32 - 1, i * 32,
129                        *(uint32_t*)(LAPIC_IRR + i * 0x10));
130 }
131
132 /* Returns TRUE if the bit 'vector' is set in the LAPIC ISR or IRR (whatever you
133  * pass in.  These registers consist of 8, 32 byte registers spaced every 16
134  * bytes from the base in the LAPIC. */
135 static bool __lapic_get_isrr_bit(unsigned long base, uint8_t vector)
136 {
137         int which_reg = vector >> 5;    /* 32 bits per reg */
138         uint32_t *lapic_reg = (uint32_t*)(base + which_reg * 0x10);     /* offset 16 */
139         return (*lapic_reg & (1 << (vector % 32)) ? 1 : 0);
140 }
141
142 bool lapic_get_isr_bit(uint8_t vector)
143 {
144         return __lapic_get_isrr_bit(LAPIC_ISR, vector);
145 }
146
147 bool lapic_get_irr_bit(uint8_t vector)
148 {
149         return __lapic_get_isrr_bit(LAPIC_IRR, vector);
150 }
151
152 /* This works for any interrupt that goes through the LAPIC, but not things like
153  * ExtInts.  To prevent abuse, we'll use it just for IPIs for now (which only
154  * come via the APIC).
155  *
156  * We only check the IRR, due to how we send EOIs.  Since we don't send til
157  * after handlers return, the ISR will show pending for the current IRQ.  It is
158  * the EOI that clears the bit from the ISR. */
159 bool ipi_is_pending(uint8_t vector)
160 {
161         return lapic_get_isr_bit(vector);
162 }
163
164 /*
165  * Sets the LAPIC timer to go off after a certain number of ticks.  The primary
166  * clock freq is actually the bus clock, which we figure out during timer_init
167  * Unmasking is implied.  Ref SDM, 3A, 9.6.4
168  */
169 void __lapic_set_timer(uint32_t ticks, uint8_t vec, bool periodic, uint8_t div)
170 {
171 #ifdef CONFIG_LOUSY_LAPIC_TIMER
172         /* qemu without kvm seems to delay timer IRQs on occasion, and needs extra
173          * IRQs from any source to get them delivered.  periodic does the trick. */
174         periodic = TRUE;
175 #endif
176         // clears bottom bit and then set divider
177         write_mmreg32(LAPIC_TIMER_DIVIDE, (read_mmreg32(LAPIC_TIMER_DIVIDE) &~0xf) |
178                       (div & 0xf));
179         // set LVT with interrupt handling information
180         write_mmreg32(LAPIC_LVT_TIMER, vec | (periodic << 17));
181         write_mmreg32(LAPIC_TIMER_INIT, ticks);
182         // For debugging when we expand this
183         //cprintf("LAPIC LVT Timer: 0x%08x\n", read_mmreg32(LAPIC_LVT_TIMER));
184         //cprintf("LAPIC Init Count: 0x%08x\n", read_mmreg32(LAPIC_TIMER_INIT));
185         //cprintf("LAPIC Current Count: 0x%08x\n", read_mmreg32(LAPIC_TIMER_CURRENT));
186 }
187
188 void lapic_set_timer(uint32_t usec, bool periodic)
189 {
190         /* If we overflowed a uint32, send in the max timer possible.  The lapic can
191          * only handle a 32 bit.  We could muck with changing the divisor, but even
192          * then, we might not be able to match 4000 sec (based on the bus speed).
193          * The kernel alarm code can handle spurious timer interrupts, so we just
194          * set the timer for as close as we can get to the desired time. */
195         uint64_t ticks64 = (usec * system_timing.bus_freq) / LAPIC_TIMER_DIVISOR_VAL
196                             / 1000000;
197         uint32_t ticks32 = ((ticks64 >> 32) ? 0xffffffff : ticks64);
198         assert(ticks32 > 0);
199         __lapic_set_timer(ticks32, LAPIC_TIMER_DEFAULT_VECTOR, periodic,
200                           LAPIC_TIMER_DIVISOR_BITS);
201 }
202
203 void set_core_timer(uint32_t usec, bool periodic)
204 {
205         if (usec)
206                 lapic_set_timer(usec, periodic);
207         else
208                 lapic_disable_timer();
209 }
210
211 uint32_t lapic_get_default_id(void)
212 {
213         uint32_t ebx;
214         cpuid(0x1, 0x0, 0, &ebx, 0, 0);
215         // p6 family only uses 4 bits here, and 0xf is reserved for the IOAPIC
216         return (ebx & 0xFF000000) >> 24;
217 }
218
219 // timer init calibrates both tsc timer and lapic timer using PIT
220 void timer_init(void){
221         /* some boards have this unmasked early on. */
222         pic_mask_irq(0);
223         uint64_t tscval[2];
224         long timercount[2];
225         pit_set_timer(0xffff, TIMER_RATEGEN);
226         // assume tsc exist
227         tscval[0] = read_tsc();
228         udelay_pit(1000000);
229         tscval[1] = read_tsc();
230         system_timing.tsc_freq = SINIT(tscval[1] - tscval[0]);
231         cprintf("TSC Frequency: %llu\n", system_timing.tsc_freq);
232         __lapic_set_timer(0xffffffff, LAPIC_TIMER_DEFAULT_VECTOR, FALSE,
233                           LAPIC_TIMER_DIVISOR_BITS);
234         // Mask the LAPIC Timer, so we never receive this interrupt (minor race)
235         mask_lapic_lvt(LAPIC_LVT_TIMER);
236         timercount[0] = read_mmreg32(LAPIC_TIMER_CURRENT);
237         udelay_pit(1000000);
238         timercount[1] = read_mmreg32(LAPIC_TIMER_CURRENT);
239         system_timing.bus_freq = (timercount[0] - timercount[1])
240                                  * LAPIC_TIMER_DIVISOR_VAL;
241         /* The time base for the timer is derived from the processor's bus clock,
242          * divided by the value specified in the divide configuration register.
243          * Note we mult and div by the divisor, saving the actual freq (even though
244          * we don't use it yet). */
245         cprintf("Bus Frequency: %llu\n", system_timing.bus_freq);
246 }
247
248 void pit_set_timer(uint32_t divisor, uint32_t mode)
249 {
250         if (divisor & 0xffff0000)
251                 warn("Divisor too large!");
252         mode = TIMER_SEL0|TIMER_16BIT|mode;
253         outb(TIMER_MODE, mode); 
254         outb(TIMER_CNTR0, divisor & 0xff);
255         outb(TIMER_CNTR0, (divisor >> 8) );
256         system_timing.pit_mode = SINIT(mode);
257         system_timing.pit_divisor = SINIT(divisor);
258         // cprintf("timer mode set to %d, divisor %d\n",mode, divisor);
259 }
260
261 static int getpit()
262 {
263     int high, low;
264         // TODO: need a lock to protect access to PIT
265
266     /* Select counter 0 and latch counter value. */
267     outb(TIMER_MODE, TIMER_SEL0 | TIMER_LATCH);
268     
269     low = inb(TIMER_CNTR0);
270     high = inb(TIMER_CNTR0);
271
272     return ((high << 8) | low);
273 }
274
275 // forces cpu to relax for usec miliseconds.  declared in kern/include/time.h
276 void udelay(uint64_t usec)
277 {
278         #if !defined(__BOCHS__)
279         if (system_timing.tsc_freq != 0)
280         {
281                 uint64_t start, end, now;
282
283                 start = read_tsc();
284         end = start + usec2tsc(usec);
285         //cprintf("start %llu, end %llu\n", start, end);
286                 if (end == 0) cprintf("This is terribly wrong \n");
287                 do {
288             cpu_relax();
289             now = read_tsc();
290                         //cprintf("now %llu\n", now);
291                 } while (now < end || (now > start && end < start));
292         return;
293
294         } else
295         #endif
296         {
297                 udelay_pit(usec);
298         }
299 }
300
301 void udelay_pit(uint64_t usec)
302 {
303         
304         int64_t delta, prev_tick, tick, ticks_left;
305         prev_tick = getpit();
306         /*
307          * Calculate (n * (i8254_freq / 1e6)) without using floating point
308          * and without any avoidable overflows.
309          */
310         if (usec <= 0)
311                 ticks_left = 0;
312         // some optimization from bsd code
313         else if (usec < 256)
314                 /*
315                  * Use fixed point to avoid a slow division by 1000000.
316                  * 39099 = 1193182 * 2^15 / 10^6 rounded to nearest.
317                  * 2^15 is the first power of 2 that gives exact results
318                  * for n between 0 and 256.
319                  */
320                 ticks_left = ((uint64_t)usec * 39099 + (1 << 15) - 1) >> 15;
321         else
322                 // round up the ticks left
323                 ticks_left = ((uint64_t)usec * (long long)PIT_FREQ+ 999999)
324                              / 1000000; 
325         while (ticks_left > 0) {
326                 tick = getpit();
327                 delta = prev_tick - tick;
328                 prev_tick = tick;
329                 if (delta < 0) {
330                         // counter looped around during the delta time period
331                         delta += system_timing.pit_divisor; // maximum count 
332                         if (delta < 0)
333                                 delta = 0;
334                 }
335                 ticks_left -= delta;
336         }
337 }
338
339 uint64_t gettimer(void)
340 {
341         return read_tsc();      
342 }
343
344 uint64_t getfreq(void)
345 {
346         return system_timing.tsc_freq;
347 }