x86: fixes lock debug issues with the new core_id
[akaros.git] / kern / arch / x86 / apic.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifdef __SHARC__
8 #pragma nosharc
9 #define SINIT(x) x
10 #endif
11
12 #include <arch/mmu.h>
13 #include <arch/x86.h>
14 #include <arch/arch.h>
15 #include <arch/apic.h>
16 #include <trap.h>
17 #include <time.h>
18 #include <assert.h>
19 #include <stdio.h>
20 #include <bitmask.h>
21 #include <arch/coreid.h>
22
23 bool lapic_check_spurious(int trap_nr)
24 {
25 #ifndef CONFIG_ENABLE_MPTABLES
26         /* no MP tables doesn't use the new spurious vec */
27         return FALSE;
28 #endif
29         /* FYI: lapic_spurious is 255 on qemu and 15 on the nehalem..  We actually
30          * can set bits 4-7, and P6s have 0-3 hardwired to 0.  YMMV.  NxM seems to
31          * say the lower 3 bits are usually 1.  We'll see if the assert trips.
32          *
33          * The SDM recommends not using the spurious vector for any other IRQs (LVT
34          * or IOAPIC RTE), since the handlers don't send an EOI.  However, our check
35          * here allows us to use the vector since we can tell the diff btw a
36          * spurious and a real IRQ. */
37         assert(IdtLAPIC_SPURIOUS == (read_mmreg32(LAPIC_SPURIOUS) & 0xff));
38         /* Note the lapic's vectors are not shifted by an offset. */
39         if ((trap_nr == IdtLAPIC_SPURIOUS) &&
40              !lapic_get_isr_bit(IdtLAPIC_SPURIOUS)) {
41                 /* i'm still curious about these */
42                 printk("Spurious LAPIC irq %d, core %d!\n", IdtLAPIC_SPURIOUS,
43                        core_id());
44                 lapic_print_isr();
45                 return TRUE;
46         }
47         return FALSE;
48 }
49
50 /* Debugging helper.  Note the ISR/IRR are 32 bits at a time, spaced every 16
51  * bytes in the LAPIC address space. */
52 void lapic_print_isr(void)
53 {
54         printk("LAPIC ISR on core %d\n--------------\n", core_id());
55         for (int i = 7; i >= 0; i--)
56                 printk("%3d-%3d: %p\n", (i + 1) * 32 - 1, i * 32,
57                        *(uint32_t*)(LAPIC_ISR + i * 0x10));
58         printk("LAPIC IRR on core %d\n--------------\n", core_id());
59         for (int i = 7; i >= 0; i--)
60                 printk("%3d-%3d: %p\n", (i + 1) * 32 - 1, i * 32,
61                        *(uint32_t*)(LAPIC_IRR + i * 0x10));
62 }
63
64 /* Returns TRUE if the bit 'vector' is set in the LAPIC ISR or IRR (whatever you
65  * pass in.  These registers consist of 8, 32 byte registers spaced every 16
66  * bytes from the base in the LAPIC. */
67 static bool __lapic_get_isrr_bit(unsigned long base, uint8_t vector)
68 {
69         int which_reg = vector >> 5;    /* 32 bits per reg */
70         uintptr_t lapic_reg = base + which_reg * 0x10;  /* offset 16 */
71         return (read_mmreg32(lapic_reg) & (1 << (vector % 32)) ? 1 : 0);
72 }
73
74 bool lapic_get_isr_bit(uint8_t vector)
75 {
76         return __lapic_get_isrr_bit(LAPIC_ISR, vector);
77 }
78
79 bool lapic_get_irr_bit(uint8_t vector)
80 {
81         return __lapic_get_isrr_bit(LAPIC_IRR, vector);
82 }
83
84 void lapic_mask_irq(struct irq_handler *unused, int apic_vector)
85 {
86         uintptr_t mm_reg;
87         if (apic_vector < IdtLAPIC || IdtLAPIC + 4 < apic_vector) {
88                 warn("Bad apic vector %d\n", apic_vector);
89                 return;
90         }
91         mm_reg = LAPIC_BASE + (apic_vector - IdtLAPIC) * 0x10;
92         write_mmreg32(mm_reg, read_mmreg32(mm_reg) | LAPIC_LVT_MASK);
93 }
94
95 void lapic_unmask_irq(struct irq_handler *unused, int apic_vector)
96 {
97         uintptr_t mm_reg;
98         if (apic_vector < IdtLAPIC || IdtLAPIC + 4 < apic_vector) {
99                 warn("Bad apic vector %d\n", apic_vector);
100                 return;
101         }
102         mm_reg = LAPIC_BASE + 0x320 + (apic_vector - IdtLAPIC) * 0x10;
103         write_mmreg32(mm_reg, read_mmreg32(mm_reg) & ~LAPIC_LVT_MASK);
104 }
105
106 /* This works for any interrupt that goes through the LAPIC, but not things like
107  * ExtInts.  To prevent abuse, we'll use it just for IPIs for now (which only
108  * come via the APIC).
109  *
110  * We only check the ISR, due to how we send EOIs.  Since we don't send til
111  * after handlers return, the ISR will show pending for the current IRQ.  It is
112  * the EOI that clears the bit from the ISR. */
113 bool ipi_is_pending(uint8_t vector)
114 {
115         return lapic_get_isr_bit(vector);
116 }
117
118 /*
119  * Sets the LAPIC timer to go off after a certain number of ticks.  The primary
120  * clock freq is actually the bus clock, which we figure out during timer_init
121  * Unmasking is implied.  Ref SDM, 3A, 9.6.4
122  */
123 void __lapic_set_timer(uint32_t ticks, uint8_t vec, bool periodic, uint8_t div)
124 {
125 #ifdef CONFIG_LOUSY_LAPIC_TIMER
126         /* qemu without kvm seems to delay timer IRQs on occasion, and needs extra
127          * IRQs from any source to get them delivered.  periodic does the trick. */
128         periodic = TRUE;
129 #endif
130         // clears bottom bit and then set divider
131         write_mmreg32(LAPIC_TIMER_DIVIDE, (read_mmreg32(LAPIC_TIMER_DIVIDE) &~0xf) |
132                       (div & 0xf));
133         // set LVT with interrupt handling information.  also unmasks.
134         write_mmreg32(LAPIC_LVT_TIMER, vec | (periodic << 17));
135         write_mmreg32(LAPIC_TIMER_INIT, ticks);
136         // For debugging when we expand this
137         //cprintf("LAPIC LVT Timer: 0x%08x\n", read_mmreg32(LAPIC_LVT_TIMER));
138         //cprintf("LAPIC Init Count: 0x%08x\n", read_mmreg32(LAPIC_TIMER_INIT));
139         //cprintf("LAPIC Current Count: 0x%08x\n", read_mmreg32(LAPIC_TIMER_CURRENT));
140 }
141
142 void lapic_set_timer(uint32_t usec, bool periodic)
143 {
144         /* If we overflowed a uint32, send in the max timer possible.  The lapic can
145          * only handle a 32 bit.  We could muck with changing the divisor, but even
146          * then, we might not be able to match 4000 sec (based on the bus speed).
147          * The kernel alarm code can handle spurious timer interrupts, so we just
148          * set the timer for as close as we can get to the desired time. */
149         uint64_t ticks64 = (usec * system_timing.bus_freq) / LAPIC_TIMER_DIVISOR_VAL
150                             / 1000000;
151         uint32_t ticks32 = ((ticks64 >> 32) ? 0xffffffff : ticks64);
152         assert(ticks32 > 0);
153         __lapic_set_timer(ticks32, IdtLAPIC_TIMER, periodic,
154                           LAPIC_TIMER_DIVISOR_BITS);
155 }
156
157 uint32_t lapic_get_default_id(void)
158 {
159         uint32_t ebx;
160         cpuid(0x1, 0x0, 0, &ebx, 0, 0);
161         // p6 family only uses 4 bits here, and 0xf is reserved for the IOAPIC
162         return (ebx & 0xFF000000) >> 24;
163 }