Enabling X2APIC
[akaros.git] / kern / arch / x86 / apic.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #include <arch/mmu.h>
8 #include <arch/x86.h>
9 #include <arch/arch.h>
10 #include <arch/apic.h>
11 #include <trap.h>
12 #include <time.h>
13 #include <assert.h>
14 #include <stdio.h>
15 #include <bitmask.h>
16 #include <arch/topology.h>
17
18 bool lapic_check_spurious(int trap_nr)
19 {
20         /* FYI: lapic_spurious is 255 on qemu and 15 on the nehalem..  We actually
21          * can set bits 4-7, and P6s have 0-3 hardwired to 0.  YMMV.  NxM seems to
22          * say the lower 3 bits are usually 1.  We'll see if the assert trips.
23          *
24          * The SDM recommends not using the spurious vector for any other IRQs (LVT
25          * or IOAPIC RTE), since the handlers don't send an EOI.  However, our check
26          * here allows us to use the vector since we can tell the diff btw a
27          * spurious and a real IRQ. */
28         assert(IdtLAPIC_SPURIOUS == (apicrget(MSR_LAPIC_SPURIOUS) & 0xff));
29         /* Note the lapic's vectors are not shifted by an offset. */
30         if ((trap_nr == IdtLAPIC_SPURIOUS) &&
31              !lapic_get_isr_bit(IdtLAPIC_SPURIOUS)) {
32                 /* i'm still curious about these */
33                 printk("Spurious LAPIC irq %d, core %d!\n", IdtLAPIC_SPURIOUS,
34                        core_id());
35                 lapic_print_isr();
36                 return TRUE;
37         }
38         return FALSE;
39 }
40
41 /* Debugging helper.  Note the ISR/IRR are 32 bits at a time, spaced every 16
42  * bytes in the LAPIC address space. */
43 void lapic_print_isr(void)
44 {
45         printk("LAPIC ISR on core %d\n--------------\n", core_id());
46         for (int i = 7; i >= 0; i--)
47                 printk("%3d-%3d: %p\n", (i + 1) * 32 - 1, i * 32,
48                         apicrget(MSR_LAPIC_ISR_START + i));
49         printk("LAPIC IRR on core %d\n--------------\n", core_id());
50         for (int i = 7; i >= 0; i--)
51                 printk("%3d-%3d: %p\n", (i + 1) * 32 - 1, i * 32,
52                         apicrget(MSR_LAPIC_IRR_START + i));
53 }
54
55 /* Returns TRUE if the bit 'vector' is set in the LAPIC ISR or IRR (whatever you
56  * pass in.  These registers consist of 8, 32 byte registers spaced every 16
57  * bytes from the base in the LAPIC. */
58 static bool __lapic_get_isrr_bit(unsigned long base, uint8_t vector)
59 {
60         int which_reg = vector >> 5;    /* 32 bits per reg */
61         uintptr_t lapic_reg = base + which_reg;
62
63         return (apicrget(lapic_reg) & (1 << (vector % 32)) ? 1 : 0);
64 }
65
66 bool lapic_get_isr_bit(uint8_t vector)
67 {
68         return __lapic_get_isrr_bit(MSR_LAPIC_ISR_START, vector);
69 }
70
71 bool lapic_get_irr_bit(uint8_t vector)
72 {
73         return __lapic_get_isrr_bit(MSR_LAPIC_IRR_START, vector);
74 }
75
76 void lapic_mask_irq(struct irq_handler *unused, int apic_vector)
77 {
78         uintptr_t mm_reg;
79         if (apic_vector < IdtLAPIC || IdtLAPIC + 4 < apic_vector) {
80                 warn("Bad apic vector %d\n", apic_vector);
81                 return;
82         }
83         mm_reg = MSR_LAPIC_LVT_TIMER + (apic_vector - IdtLAPIC);
84         apicrput(mm_reg, apicrget(mm_reg) | LAPIC_LVT_MASK);
85 }
86
87 void lapic_unmask_irq(struct irq_handler *unused, int apic_vector)
88 {
89         uintptr_t mm_reg;
90         if (apic_vector < IdtLAPIC || IdtLAPIC + 4 < apic_vector) {
91                 warn("Bad apic vector %d\n", apic_vector);
92                 return;
93         }
94         mm_reg = MSR_LAPIC_LVT_TIMER + (apic_vector - IdtLAPIC);
95         apicrput(mm_reg, apicrget(mm_reg) & ~LAPIC_LVT_MASK);
96 }
97
98 /* This works for any interrupt that goes through the LAPIC, but not things like
99  * ExtInts.  To prevent abuse, we'll use it just for IPIs for now (which only
100  * come via the APIC).
101  *
102  * We only check the ISR, due to how we send EOIs.  Since we don't send til
103  * after handlers return, the ISR will show pending for the current IRQ.  It is
104  * the EOI that clears the bit from the ISR. */
105 bool ipi_is_pending(uint8_t vector)
106 {
107         return lapic_get_isr_bit(vector);
108 }
109
110 /*
111  * Sets the LAPIC timer to go off after a certain number of ticks.  The primary
112  * clock freq is actually the bus clock, which we figure out during timer_init
113  * Unmasking is implied.  Ref SDM, 3A, 9.6.4
114  */
115 void __lapic_set_timer(uint32_t ticks, uint8_t vec, bool periodic, uint8_t div)
116 {
117 #ifdef CONFIG_LOUSY_LAPIC_TIMER
118         /* qemu without kvm seems to delay timer IRQs on occasion, and needs extra
119          * IRQs from any source to get them delivered.  periodic does the trick. */
120         periodic = TRUE;
121 #endif
122         // clears bottom bit and then set divider
123         apicrput(MSR_LAPIC_DIVIDE_CONFIG_REG,
124                  (apicrget(MSR_LAPIC_DIVIDE_CONFIG_REG) & ~0xf) | (div & 0xf));
125         // set LVT with interrupt handling information.  also unmasks.
126         apicrput(MSR_LAPIC_LVT_TIMER, vec | (periodic << 17));
127         apicrput(MSR_LAPIC_INITIAL_COUNT, ticks);
128         // For debugging when we expand this
129         //cprintf("LAPIC LVT Timer: 0x%08x\n", apicrget(MSR_LAPIC_LVT_TIMER));
130         //cprintf("LAPIC Init Count: 0x%08x\n", apicrget(MSR_LAPIC_INITIAL_COUNT));
131         //cprintf("LAPIC Current Count: 0x%08x\n",
132         //        apicrget(MSR_LAPIC_CURRENT_COUNT));
133 }
134
135 void lapic_set_timer(uint32_t usec, bool periodic)
136 {
137         /* If we overflowed a uint32, send in the max timer possible.  The lapic can
138          * only handle a 32 bit.  We could muck with changing the divisor, but even
139          * then, we might not be able to match 4000 sec (based on the bus speed).
140          * The kernel alarm code can handle spurious timer interrupts, so we just
141          * set the timer for as close as we can get to the desired time. */
142         uint64_t ticks64 = (usec * system_timing.bus_freq) / LAPIC_TIMER_DIVISOR_VAL
143                             / 1000000;
144         uint32_t ticks32 = ((ticks64 >> 32) ? 0xffffffff : ticks64);
145         assert(ticks32 > 0);
146         __lapic_set_timer(ticks32, IdtLAPIC_TIMER, periodic,
147                           LAPIC_TIMER_DIVISOR_BITS);
148 }
149
150 uint32_t lapic_get_default_id(void)
151 {
152         uint32_t ebx;
153         cpuid(0x1, 0x0, 0, &ebx, 0, 0);
154         // p6 family only uses 4 bits here, and 0xf is reserved for the IOAPIC
155         return (ebx & 0xFF000000) >> 24;
156 }