BXE: min->MIN, plus an spatch
[akaros.git] / kern / arch / x86 / apic.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifdef __SHARC__
8 #pragma nosharc
9 #define SINIT(x) x
10 #endif
11
12 #include <arch/mmu.h>
13 #include <arch/x86.h>
14 #include <arch/arch.h>
15 #include <arch/apic.h>
16 #include <trap.h>
17 #include <time.h>
18 #include <assert.h>
19 #include <stdio.h>
20 #include <bitmask.h>
21 #include <arch/coreid.h>
22
23 bool lapic_check_spurious(int trap_nr)
24 {
25         /* FYI: lapic_spurious is 255 on qemu and 15 on the nehalem..  We actually
26          * can set bits 4-7, and P6s have 0-3 hardwired to 0.  YMMV.  NxM seems to
27          * say the lower 3 bits are usually 1.  We'll see if the assert trips.
28          *
29          * The SDM recommends not using the spurious vector for any other IRQs (LVT
30          * or IOAPIC RTE), since the handlers don't send an EOI.  However, our check
31          * here allows us to use the vector since we can tell the diff btw a
32          * spurious and a real IRQ. */
33         assert(IdtLAPIC_SPURIOUS == (read_mmreg32(LAPIC_SPURIOUS) & 0xff));
34         /* Note the lapic's vectors are not shifted by an offset. */
35         if ((trap_nr == IdtLAPIC_SPURIOUS) &&
36              !lapic_get_isr_bit(IdtLAPIC_SPURIOUS)) {
37                 /* i'm still curious about these */
38                 printk("Spurious LAPIC irq %d, core %d!\n", IdtLAPIC_SPURIOUS,
39                        core_id());
40                 lapic_print_isr();
41                 return TRUE;
42         }
43         return FALSE;
44 }
45
46 /* Debugging helper.  Note the ISR/IRR are 32 bits at a time, spaced every 16
47  * bytes in the LAPIC address space. */
48 void lapic_print_isr(void)
49 {
50         printk("LAPIC ISR on core %d\n--------------\n", core_id());
51         for (int i = 7; i >= 0; i--)
52                 printk("%3d-%3d: %p\n", (i + 1) * 32 - 1, i * 32,
53                        *(uint32_t*)(LAPIC_ISR + i * 0x10));
54         printk("LAPIC IRR on core %d\n--------------\n", core_id());
55         for (int i = 7; i >= 0; i--)
56                 printk("%3d-%3d: %p\n", (i + 1) * 32 - 1, i * 32,
57                        *(uint32_t*)(LAPIC_IRR + i * 0x10));
58 }
59
60 /* Returns TRUE if the bit 'vector' is set in the LAPIC ISR or IRR (whatever you
61  * pass in.  These registers consist of 8, 32 byte registers spaced every 16
62  * bytes from the base in the LAPIC. */
63 static bool __lapic_get_isrr_bit(unsigned long base, uint8_t vector)
64 {
65         int which_reg = vector >> 5;    /* 32 bits per reg */
66         uintptr_t lapic_reg = base + which_reg * 0x10;  /* offset 16 */
67         return (read_mmreg32(lapic_reg) & (1 << (vector % 32)) ? 1 : 0);
68 }
69
70 bool lapic_get_isr_bit(uint8_t vector)
71 {
72         return __lapic_get_isrr_bit(LAPIC_ISR, vector);
73 }
74
75 bool lapic_get_irr_bit(uint8_t vector)
76 {
77         return __lapic_get_isrr_bit(LAPIC_IRR, vector);
78 }
79
80 void lapic_mask_irq(struct irq_handler *unused, int apic_vector)
81 {
82         uintptr_t mm_reg;
83         if (apic_vector < IdtLAPIC || IdtLAPIC + 4 < apic_vector) {
84                 warn("Bad apic vector %d\n", apic_vector);
85                 return;
86         }
87         mm_reg = LAPIC_BASE + (apic_vector - IdtLAPIC) * 0x10;
88         write_mmreg32(mm_reg, read_mmreg32(mm_reg) | LAPIC_LVT_MASK);
89 }
90
91 void lapic_unmask_irq(struct irq_handler *unused, int apic_vector)
92 {
93         uintptr_t mm_reg;
94         if (apic_vector < IdtLAPIC || IdtLAPIC + 4 < apic_vector) {
95                 warn("Bad apic vector %d\n", apic_vector);
96                 return;
97         }
98         mm_reg = LAPIC_BASE + 0x320 + (apic_vector - IdtLAPIC) * 0x10;
99         write_mmreg32(mm_reg, read_mmreg32(mm_reg) & ~LAPIC_LVT_MASK);
100 }
101
102 /* This works for any interrupt that goes through the LAPIC, but not things like
103  * ExtInts.  To prevent abuse, we'll use it just for IPIs for now (which only
104  * come via the APIC).
105  *
106  * We only check the ISR, due to how we send EOIs.  Since we don't send til
107  * after handlers return, the ISR will show pending for the current IRQ.  It is
108  * the EOI that clears the bit from the ISR. */
109 bool ipi_is_pending(uint8_t vector)
110 {
111         return lapic_get_isr_bit(vector);
112 }
113
114 /*
115  * Sets the LAPIC timer to go off after a certain number of ticks.  The primary
116  * clock freq is actually the bus clock, which we figure out during timer_init
117  * Unmasking is implied.  Ref SDM, 3A, 9.6.4
118  */
119 void __lapic_set_timer(uint32_t ticks, uint8_t vec, bool periodic, uint8_t div)
120 {
121 #ifdef CONFIG_LOUSY_LAPIC_TIMER
122         /* qemu without kvm seems to delay timer IRQs on occasion, and needs extra
123          * IRQs from any source to get them delivered.  periodic does the trick. */
124         periodic = TRUE;
125 #endif
126         // clears bottom bit and then set divider
127         write_mmreg32(LAPIC_TIMER_DIVIDE, (read_mmreg32(LAPIC_TIMER_DIVIDE) &~0xf) |
128                       (div & 0xf));
129         // set LVT with interrupt handling information.  also unmasks.
130         write_mmreg32(LAPIC_LVT_TIMER, vec | (periodic << 17));
131         write_mmreg32(LAPIC_TIMER_INIT, ticks);
132         // For debugging when we expand this
133         //cprintf("LAPIC LVT Timer: 0x%08x\n", read_mmreg32(LAPIC_LVT_TIMER));
134         //cprintf("LAPIC Init Count: 0x%08x\n", read_mmreg32(LAPIC_TIMER_INIT));
135         //cprintf("LAPIC Current Count: 0x%08x\n", read_mmreg32(LAPIC_TIMER_CURRENT));
136 }
137
138 void lapic_set_timer(uint32_t usec, bool periodic)
139 {
140         /* If we overflowed a uint32, send in the max timer possible.  The lapic can
141          * only handle a 32 bit.  We could muck with changing the divisor, but even
142          * then, we might not be able to match 4000 sec (based on the bus speed).
143          * The kernel alarm code can handle spurious timer interrupts, so we just
144          * set the timer for as close as we can get to the desired time. */
145         uint64_t ticks64 = (usec * system_timing.bus_freq) / LAPIC_TIMER_DIVISOR_VAL
146                             / 1000000;
147         uint32_t ticks32 = ((ticks64 >> 32) ? 0xffffffff : ticks64);
148         assert(ticks32 > 0);
149         __lapic_set_timer(ticks32, IdtLAPIC_TIMER, periodic,
150                           LAPIC_TIMER_DIVISOR_BITS);
151 }
152
153 uint32_t lapic_get_default_id(void)
154 {
155         uint32_t ebx;
156         cpuid(0x1, 0x0, 0, &ebx, 0, 0);
157         // p6 family only uses 4 bits here, and 0xf is reserved for the IOAPIC
158         return (ebx & 0xFF000000) >> 24;
159 }