x86: moves the PIT into time.{h,c}
[akaros.git] / kern / arch / x86 / apic.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifdef __SHARC__
8 #pragma nosharc
9 #define SINIT(x) x
10 #endif
11
12 #include <arch/mmu.h>
13 #include <arch/x86.h>
14 #include <arch/arch.h>
15 #include <arch/apic.h>
16 #include <time.h>
17 #include <assert.h>
18 #include <stdio.h>
19 #include <bitmask.h>
20 #include <arch/coreid.h>
21
22 bool core_id_ready = FALSE;
23
24 bool lapic_check_spurious(int trap_nr)
25 {
26         /* FYI: lapic_spurious is 255 on qemu and 15 on the nehalem..  We actually
27          * can set bits 4-7, and P6s have 0-3 hardwired to 0.  YMMV.
28          *
29          * The SDM recommends not using the spurious vector for any other IRQs (LVT
30          * or IOAPIC RTE), since the handlers don't send an EOI.  However, our check
31          * here allows us to use the vector since we can tell the diff btw a
32          * spurious and a real IRQ. */
33         uint8_t lapic_spurious = read_mmreg32(LAPIC_SPURIOUS) & 0xff;
34         /* Note the lapic's vectors are not shifted by an offset. */
35         if ((trap_nr == lapic_spurious) && !lapic_get_isr_bit(lapic_spurious)) {
36                 /* i'm still curious about these */
37                 printk("Spurious LAPIC irq %d, core %d!\n", lapic_spurious, core_id());
38                 lapic_print_isr();
39                 return TRUE;
40         }
41         return FALSE;
42 }
43
44 /* Debugging helper.  Note the ISR/IRR are 32 bits at a time, spaced every 16
45  * bytes in the LAPIC address space. */
46 void lapic_print_isr(void)
47 {
48         printk("LAPIC ISR on core %d\n--------------\n", core_id());
49         for (int i = 7; i >= 0; i--)
50                 printk("%3d-%3d: %p\n", (i + 1) * 32 - 1, i * 32,
51                        *(uint32_t*)(LAPIC_ISR + i * 0x10));
52         printk("LAPIC IRR on core %d\n--------------\n", core_id());
53         for (int i = 7; i >= 0; i--)
54                 printk("%3d-%3d: %p\n", (i + 1) * 32 - 1, i * 32,
55                        *(uint32_t*)(LAPIC_IRR + i * 0x10));
56 }
57
58 /* Returns TRUE if the bit 'vector' is set in the LAPIC ISR or IRR (whatever you
59  * pass in.  These registers consist of 8, 32 byte registers spaced every 16
60  * bytes from the base in the LAPIC. */
61 static bool __lapic_get_isrr_bit(unsigned long base, uint8_t vector)
62 {
63         int which_reg = vector >> 5;    /* 32 bits per reg */
64         uint32_t *lapic_reg = (uint32_t*)(base + which_reg * 0x10);     /* offset 16 */
65         return (*lapic_reg & (1 << (vector % 32)) ? 1 : 0);
66 }
67
68 bool lapic_get_isr_bit(uint8_t vector)
69 {
70         return __lapic_get_isrr_bit(LAPIC_ISR, vector);
71 }
72
73 bool lapic_get_irr_bit(uint8_t vector)
74 {
75         return __lapic_get_isrr_bit(LAPIC_IRR, vector);
76 }
77
78 /* This works for any interrupt that goes through the LAPIC, but not things like
79  * ExtInts.  To prevent abuse, we'll use it just for IPIs for now (which only
80  * come via the APIC).
81  *
82  * We only check the ISR, due to how we send EOIs.  Since we don't send til
83  * after handlers return, the ISR will show pending for the current IRQ.  It is
84  * the EOI that clears the bit from the ISR. */
85 bool ipi_is_pending(uint8_t vector)
86 {
87         return lapic_get_isr_bit(vector);
88 }
89
90 /*
91  * Sets the LAPIC timer to go off after a certain number of ticks.  The primary
92  * clock freq is actually the bus clock, which we figure out during timer_init
93  * Unmasking is implied.  Ref SDM, 3A, 9.6.4
94  */
95 void __lapic_set_timer(uint32_t ticks, uint8_t vec, bool periodic, uint8_t div)
96 {
97 #ifdef CONFIG_LOUSY_LAPIC_TIMER
98         /* qemu without kvm seems to delay timer IRQs on occasion, and needs extra
99          * IRQs from any source to get them delivered.  periodic does the trick. */
100         periodic = TRUE;
101 #endif
102         // clears bottom bit and then set divider
103         write_mmreg32(LAPIC_TIMER_DIVIDE, (read_mmreg32(LAPIC_TIMER_DIVIDE) &~0xf) |
104                       (div & 0xf));
105         // set LVT with interrupt handling information
106         write_mmreg32(LAPIC_LVT_TIMER, vec | (periodic << 17));
107         write_mmreg32(LAPIC_TIMER_INIT, ticks);
108         // For debugging when we expand this
109         //cprintf("LAPIC LVT Timer: 0x%08x\n", read_mmreg32(LAPIC_LVT_TIMER));
110         //cprintf("LAPIC Init Count: 0x%08x\n", read_mmreg32(LAPIC_TIMER_INIT));
111         //cprintf("LAPIC Current Count: 0x%08x\n", read_mmreg32(LAPIC_TIMER_CURRENT));
112 }
113
114 void lapic_set_timer(uint32_t usec, bool periodic)
115 {
116         /* If we overflowed a uint32, send in the max timer possible.  The lapic can
117          * only handle a 32 bit.  We could muck with changing the divisor, but even
118          * then, we might not be able to match 4000 sec (based on the bus speed).
119          * The kernel alarm code can handle spurious timer interrupts, so we just
120          * set the timer for as close as we can get to the desired time. */
121         uint64_t ticks64 = (usec * system_timing.bus_freq) / LAPIC_TIMER_DIVISOR_VAL
122                             / 1000000;
123         uint32_t ticks32 = ((ticks64 >> 32) ? 0xffffffff : ticks64);
124         assert(ticks32 > 0);
125         __lapic_set_timer(ticks32, LAPIC_TIMER_DEFAULT_VECTOR, periodic,
126                           LAPIC_TIMER_DIVISOR_BITS);
127 }
128
129 uint32_t lapic_get_default_id(void)
130 {
131         uint32_t ebx;
132         cpuid(0x1, 0x0, 0, &ebx, 0, 0);
133         // p6 family only uses 4 bits here, and 0xf is reserved for the IOAPIC
134         return (ebx & 0xFF000000) >> 24;
135 }