MSI cleanup and IRQ routing
[akaros.git] / kern / arch / x86 / apic.c
1 /*
2  * Copyright (c) 2009 The Regents of the University of California
3  * Barret Rhoden <brho@cs.berkeley.edu>
4  * See LICENSE for details.
5  */
6
7 #ifdef __SHARC__
8 #pragma nosharc
9 #define SINIT(x) x
10 #endif
11
12 #include <arch/mmu.h>
13 #include <arch/x86.h>
14 #include <arch/arch.h>
15 #include <arch/apic.h>
16 #include <trap.h>
17 #include <time.h>
18 #include <assert.h>
19 #include <stdio.h>
20 #include <bitmask.h>
21 #include <arch/coreid.h>
22
23 bool core_id_ready = FALSE;
24
25 bool lapic_check_spurious(int trap_nr)
26 {
27 #ifndef CONFIG_ENABLE_MPTABLES
28         /* no MP tables doesn't use the new spurious vec */
29         return FALSE;
30 #endif
31         /* FYI: lapic_spurious is 255 on qemu and 15 on the nehalem..  We actually
32          * can set bits 4-7, and P6s have 0-3 hardwired to 0.  YMMV.  NxM seems to
33          * say the lower 3 bits are usually 1.  We'll see if the assert trips.
34          *
35          * The SDM recommends not using the spurious vector for any other IRQs (LVT
36          * or IOAPIC RTE), since the handlers don't send an EOI.  However, our check
37          * here allows us to use the vector since we can tell the diff btw a
38          * spurious and a real IRQ. */
39         assert(IdtLAPIC_SPURIOUS == (read_mmreg32(LAPIC_SPURIOUS) & 0xff));
40         /* Note the lapic's vectors are not shifted by an offset. */
41         if ((trap_nr == IdtLAPIC_SPURIOUS) &&
42              !lapic_get_isr_bit(IdtLAPIC_SPURIOUS)) {
43                 /* i'm still curious about these */
44                 printk("Spurious LAPIC irq %d, core %d!\n", IdtLAPIC_SPURIOUS,
45                        core_id());
46                 lapic_print_isr();
47                 return TRUE;
48         }
49         return FALSE;
50 }
51
52 /* Debugging helper.  Note the ISR/IRR are 32 bits at a time, spaced every 16
53  * bytes in the LAPIC address space. */
54 void lapic_print_isr(void)
55 {
56         printk("LAPIC ISR on core %d\n--------------\n", core_id());
57         for (int i = 7; i >= 0; i--)
58                 printk("%3d-%3d: %p\n", (i + 1) * 32 - 1, i * 32,
59                        *(uint32_t*)(LAPIC_ISR + i * 0x10));
60         printk("LAPIC IRR on core %d\n--------------\n", core_id());
61         for (int i = 7; i >= 0; i--)
62                 printk("%3d-%3d: %p\n", (i + 1) * 32 - 1, i * 32,
63                        *(uint32_t*)(LAPIC_IRR + i * 0x10));
64 }
65
66 /* Returns TRUE if the bit 'vector' is set in the LAPIC ISR or IRR (whatever you
67  * pass in.  These registers consist of 8, 32 byte registers spaced every 16
68  * bytes from the base in the LAPIC. */
69 static bool __lapic_get_isrr_bit(unsigned long base, uint8_t vector)
70 {
71         int which_reg = vector >> 5;    /* 32 bits per reg */
72         uintptr_t lapic_reg = base + which_reg * 0x10;  /* offset 16 */
73         return (read_mmreg32(lapic_reg) & (1 << (vector % 32)) ? 1 : 0);
74 }
75
76 bool lapic_get_isr_bit(uint8_t vector)
77 {
78         return __lapic_get_isrr_bit(LAPIC_ISR, vector);
79 }
80
81 bool lapic_get_irr_bit(uint8_t vector)
82 {
83         return __lapic_get_isrr_bit(LAPIC_IRR, vector);
84 }
85
86 void lapic_mask_irq(struct irq_handler *unused, int apic_vector)
87 {
88         uintptr_t mm_reg;
89         if (apic_vector < IdtLAPIC || IdtLAPIC + 4 < apic_vector) {
90                 warn("Bad apic vector %d\n", apic_vector);
91                 return;
92         }
93         mm_reg = LAPIC_BASE + (apic_vector - IdtLAPIC) * 0x10;
94         write_mmreg32(mm_reg, read_mmreg32(mm_reg) | LAPIC_LVT_MASK);
95 }
96
97 void lapic_unmask_irq(struct irq_handler *unused, int apic_vector)
98 {
99         uintptr_t mm_reg;
100         if (apic_vector < IdtLAPIC || IdtLAPIC + 4 < apic_vector) {
101                 warn("Bad apic vector %d\n", apic_vector);
102                 return;
103         }
104         mm_reg = LAPIC_BASE + 0x320 + (apic_vector - IdtLAPIC) * 0x10;
105         write_mmreg32(mm_reg, read_mmreg32(mm_reg) & ~LAPIC_LVT_MASK);
106 }
107
108 /* This works for any interrupt that goes through the LAPIC, but not things like
109  * ExtInts.  To prevent abuse, we'll use it just for IPIs for now (which only
110  * come via the APIC).
111  *
112  * We only check the ISR, due to how we send EOIs.  Since we don't send til
113  * after handlers return, the ISR will show pending for the current IRQ.  It is
114  * the EOI that clears the bit from the ISR. */
115 bool ipi_is_pending(uint8_t vector)
116 {
117         return lapic_get_isr_bit(vector);
118 }
119
120 /*
121  * Sets the LAPIC timer to go off after a certain number of ticks.  The primary
122  * clock freq is actually the bus clock, which we figure out during timer_init
123  * Unmasking is implied.  Ref SDM, 3A, 9.6.4
124  */
125 void __lapic_set_timer(uint32_t ticks, uint8_t vec, bool periodic, uint8_t div)
126 {
127 #ifdef CONFIG_LOUSY_LAPIC_TIMER
128         /* qemu without kvm seems to delay timer IRQs on occasion, and needs extra
129          * IRQs from any source to get them delivered.  periodic does the trick. */
130         periodic = TRUE;
131 #endif
132         // clears bottom bit and then set divider
133         write_mmreg32(LAPIC_TIMER_DIVIDE, (read_mmreg32(LAPIC_TIMER_DIVIDE) &~0xf) |
134                       (div & 0xf));
135         // set LVT with interrupt handling information.  also unmasks.
136         write_mmreg32(LAPIC_LVT_TIMER, vec | (periodic << 17));
137         write_mmreg32(LAPIC_TIMER_INIT, ticks);
138         // For debugging when we expand this
139         //cprintf("LAPIC LVT Timer: 0x%08x\n", read_mmreg32(LAPIC_LVT_TIMER));
140         //cprintf("LAPIC Init Count: 0x%08x\n", read_mmreg32(LAPIC_TIMER_INIT));
141         //cprintf("LAPIC Current Count: 0x%08x\n", read_mmreg32(LAPIC_TIMER_CURRENT));
142 }
143
144 void lapic_set_timer(uint32_t usec, bool periodic)
145 {
146         /* If we overflowed a uint32, send in the max timer possible.  The lapic can
147          * only handle a 32 bit.  We could muck with changing the divisor, but even
148          * then, we might not be able to match 4000 sec (based on the bus speed).
149          * The kernel alarm code can handle spurious timer interrupts, so we just
150          * set the timer for as close as we can get to the desired time. */
151         uint64_t ticks64 = (usec * system_timing.bus_freq) / LAPIC_TIMER_DIVISOR_VAL
152                             / 1000000;
153         uint32_t ticks32 = ((ticks64 >> 32) ? 0xffffffff : ticks64);
154         assert(ticks32 > 0);
155         __lapic_set_timer(ticks32, IdtLAPIC_TIMER, periodic,
156                           LAPIC_TIMER_DIVISOR_BITS);
157 }
158
159 uint32_t lapic_get_default_id(void)
160 {
161         uint32_t ebx;
162         cpuid(0x1, 0x0, 0, &ebx, 0, 0);
163         // p6 family only uses 4 bits here, and 0xf is reserved for the IOAPIC
164         return (ebx & 0xFF000000) >> 24;
165 }