Cleaned up the 'timer interfaces'
[akaros.git] / kern / arch / sparc / sparc.h
1 #ifndef ROS_INC_SPARC_H
2 #define ROS_INC_SPARC_H
3
4 #define CORE_ID_REG     %asr15
5 #define NUM_CORES_REG   %asr14
6 #define MEMSIZE_MB_REG  %asr13
7
8 #define PSR_CWP         0x0000001F
9 #define PSR_ET          0x00000020
10 #define PSR_PS          0x00000040
11 #define PSR_S           0x00000080
12 #define PSR_PIL         0x00000F00
13 #define PSR_EF          0x00001000
14 #define PSR_EC          0x00002000
15 #define PSR_RESERVED    0x000FC000
16 #define PSR_ICC         0x00F00000
17 #define PSR_VER         0x0F000000
18 #define PSR_IMPL        0xF0000000
19
20 #ifndef __ASSEMBLER__
21
22 #define STR(arg) #arg
23 #define XSTR(arg) STR(arg)
24
25 #include <ros/common.h>
26 #include <arch/time.h>
27
28 static __inline uint32_t read_psr(void) __attribute__((always_inline));
29 static __inline uint32_t read_wim(void) __attribute__((always_inline));
30 static __inline uint32_t read_tbr(void) __attribute__((always_inline));
31 static __inline uint32_t read_mmu_reg(uint32_t which) __attribute__((always_inline));
32 static __inline uint32_t read_fsr(void) __attribute__((always_inline));
33 static __inline uint64_t read_perfctr(uint32_t core, uint32_t which) __attribute__((always_inline));
34 static __inline void write_psr(uint32_t val) __attribute__((always_inline));
35 static __inline void write_wim(uint32_t val) __attribute__((always_inline));
36 static __inline void write_tbr(uint32_t val) __attribute__((always_inline));
37 static __inline void write_mmu_reg(uint32_t which, uint32_t val) __attribute__((always_inline));
38 static __inline void write_fsr(uint32_t val) __attribute__((always_inline));
39 static __inline uint32_t memsize_mb(void) __attribute__((always_inline));
40 static __inline uint32_t mmu_probe(uint32_t va) __attribute__((always_inline));
41 static __inline uint32_t send_ipi(uint32_t dst) __attribute__((always_inline));
42
43 void flush_windows();
44
45 #define store_alternate(addr,asi,data) ({ uint32_t __my_addr = (addr); uint32_t __my_data = (data); __asm__ __volatile__ ("sta %0,[%1] %2" : : "r"(__my_data),"r"(__my_addr),"i"(asi)); })
46 #define load_alternate(addr,asi) ({ uint32_t __my_addr = (addr); uint32_t __my_data; __asm__ __volatile__ ("lda [%1] %2,%0" : "=r"(__my_data) : "r"(__my_addr),"i"(asi)); __my_data; })
47
48 static __inline uint32_t
49 read_psr(void)
50 {
51         uint32_t reg;
52         asm volatile ("mov %%psr,%0" : "=r"(reg) : : "memory");
53         return reg;
54 }
55
56 static __inline uint32_t
57 read_wim(void)
58 {
59         uint32_t reg;
60         asm volatile ("mov %%wim,%0" : "=r"(reg) : : "memory");
61         return reg;
62 }
63
64 static __inline uint32_t
65 read_tbr(void)
66 {
67         uint32_t reg;
68         asm volatile ("mov %%tbr,%0" : "=r"(reg) : : "memory");
69         return reg;
70 }
71
72 static __inline uint32_t
73 read_mmu_reg(uint32_t which)
74 {
75         return load_alternate(which,4);
76 }
77
78 static __inline uint32_t
79 read_fsr(void)
80 {
81         uint32_t reg;
82         asm volatile ("st %%fsr,%0" : "=m"(reg) : : "memory");
83         return reg;
84 }
85
86 static __inline void
87 write_psr(uint32_t val)
88 {
89         asm volatile ("mov %0,%%psr; nop;nop;nop" : : "r"(val) : "memory");
90 }
91
92 static __inline void
93 write_wim(uint32_t val)
94 {
95         asm volatile ("mov %0,%%wim; nop;nop;nop" : : "r"(val) : "memory");
96 }
97
98 static __inline void
99 write_tbr(uint32_t val)
100 {
101         asm volatile ("mov %0,%%tbr; nop;nop;nop" : : "r"(val) : "memory");
102 }
103
104 static __inline void
105 write_mmu_reg(uint32_t which, uint32_t val)
106 {
107         store_alternate(which,4,val);
108 }
109
110 static __inline void
111 write_fsr(uint32_t val)
112 {
113         asm volatile ("ld %0,%%fsr; nop;nop;nop" : : "m"(val) : "memory");
114 }
115
116 static __inline uint32_t
117 memsize_mb(void)
118 {
119         uint32_t reg;
120         __asm__ __volatile__("mov %" XSTR(MEMSIZE_MB_REG) ",%0" : "=r"(reg));
121         return reg;
122 }
123
124 static __inline uint32_t
125 num_cores(void)
126 {
127         uint32_t reg;
128         __asm__ __volatile__("mov %" XSTR(NUM_CORES_REG) ",%0" : "=r"(reg));
129         return reg;
130 }
131
132 static __inline uint32_t
133 mmu_probe(uint32_t va)
134 {
135         return load_alternate((va & ~0xFFF) | 0x400, 3);
136 }
137
138 static __inline void
139 store_iobus(uint32_t device, uint32_t addr, uint32_t data)
140 {
141         #ifdef ROS_KERNEL
142                 store_alternate(device << 16 | addr, 2, data);
143         #else
144                 register uint32_t __my_addr asm("o0") = (addr);
145                 register uint32_t __my_data asm("o1") = (data);
146                 __asm__ __volatile__ ("ta 11" : : "r"(__my_addr),"r"(__my_data));
147         #endif
148 }
149
150 static __inline uint32_t
151 load_iobus(uint32_t device, uint32_t addr)
152 {
153         #ifdef ROS_KERNEL
154                 return load_alternate(device << 16 | addr, 2);
155         #else
156                 register uint32_t __my_addr asm("o0") = (addr);
157                 __asm__ __volatile__ ("ta 10" : "=r"(__my_addr) : "0"(__my_addr));
158                 return __my_addr;
159         #endif
160 }
161
162 static __inline uint32_t
163 send_ipi(uint32_t dst)
164 {
165         store_iobus(2,dst<<10,0);
166         return 0;
167 }
168
169 // arm the calling core's interrupt timer.
170 // enable must be 1 or 0; clocks must be a power of 2
171 static __inline void
172 sparc_set_timer(uint32_t clocks, uint32_t enable)
173 {
174         store_iobus(1,0,enable << TIMER_PERIOD_BITS | (clocks-1));
175 }
176
177 #endif /* !__ASSEMBLER__ */
178
179 #endif /* !ROS_INC_X86_H */