Kernel debugging helpers
[akaros.git] / kern / arch / sparc / arch.h
1 #ifndef ROS_INC_ARCH_H
2 #define ROS_INC_ARCH_H
3
4 #include <ros/arch/arch.h>
5
6 /* Arch Constants */
7 #define HW_CACHE_ALIGN          64
8 #define IOAPIC_BASE             0xFEC00000 // max virtual address
9
10 #include <arch/mmu.h>
11 #include <arch/sparc.h>
12
13 #ifndef __ASSEMBLER__
14
15 #include <ros/common.h>
16 #include <arch/timer.h>
17
18 static __inline void breakpoint(void) __attribute__((always_inline));
19 static __inline void invlpg(void *addr) __attribute__((always_inline));
20 static __inline uint64_t read_tsc(void) __attribute__((always_inline));
21 static __inline uint64_t read_tsc_serialized(void) __attribute__((always_inline));
22 static __inline void enable_irq(void) __attribute__((always_inline));
23 static __inline void disable_irq(void) __attribute__((always_inline));
24 static __inline void enable_irqsave(int8_t* state) __attribute__((always_inline));
25 static __inline void disable_irqsave(int8_t* state) __attribute__((always_inline));
26 static __inline void cpu_relax(void) __attribute__((always_inline));
27 static __inline void tlbflush(void) __attribute__((always_inline));
28 static __inline void icache_flush_page(void* va, void* pa)__attribute__((always_inline));
29 static __inline void clflush(uintptr_t* addr) __attribute__((always_inline));
30 static __inline int irq_is_enabled(void) __attribute__((always_inline));
31 static __inline uint32_t core_id(void) __attribute__((always_inline));
32 static __inline void cache_flush(void) __attribute__((always_inline));
33 static __inline void reboot(void) __attribute__((always_inline)) __attribute__((noreturn));
34 static __inline void lcr3(uint32_t val) __attribute__((always_inline));
35 static __inline uint32_t rcr3(void) __attribute__((always_inline));
36
37 void print_cpuinfo(void);
38 void show_mapping(uintptr_t start, size_t size);
39 void cpu_halt(void);
40
41 extern uintptr_t mmu_context_tables[MAX_NUM_CPUS][NCONTEXTS+CONTEXT_TABLE_PAD];
42
43 static __inline void
44 breakpoint(void)
45 {
46         asm volatile ("ta 0x7f");
47 }
48
49 static __inline void 
50 invlpg(void *addr)
51
52         store_alternate(((uintptr_t)addr) & ~0xFFF,3,0);
53 }  
54
55 static __inline void
56 tlbflush(void)
57 {
58         store_alternate(0x400,3,0);
59 }
60
61 static __inline void
62 icache_flush_page(void* va, void* kva)
63 {
64         for(int i = 0; i < PGSIZE; i+=32) // functional pipeline line size
65                 clflush((uintptr_t*)((char*)kva+i));
66 }
67
68 static __inline uint64_t
69 read_tsc(void)
70 {
71         return read_perfctr(0,0);
72 }
73
74 static __inline uint64_t 
75 read_tsc_serialized(void)
76 {
77         return read_tsc();
78 }
79
80 static __inline void
81 enable_irq(void)
82 {
83         write_psr(read_psr() & ~PSR_PIL);
84 }
85
86 static __inline void
87 disable_irq(void)
88 {
89         write_psr(read_psr() | PSR_PIL);
90 }
91
92 static __inline void
93 enable_irqsave(int8_t* state)
94 {
95         // *state tracks the number of nested enables and disables
96         // initial value of state: 0 = first run / no favorite
97         // > 0 means more enabled calls have been made
98         // < 0 means more disabled calls have been made
99         // Mostly doing this so we can call disable_irqsave first if we want
100
101         // one side or another "gets a point" if interrupts were already the
102         // way it wanted to go.  o/w, state stays at 0.  if the state was not 0
103         // then, enabling/disabling isn't even an option.  just increment/decrement
104
105         // if enabling is winning or tied, make sure it's enabled
106         if ((*state == 0) && !irq_is_enabled())
107                 enable_irq();
108         else
109                 (*state)++;
110 }
111
112 static __inline void
113 disable_irqsave(int8_t* state)
114 {
115         if ((*state == 0) && irq_is_enabled())
116                 disable_irq();
117         else 
118                 (*state)--;
119 }
120
121 static __inline uint64_t
122 read_perfctr(uint32_t cpu, uint32_t which)
123 {
124         register uint32_t hi asm("o0"), lo asm("o1");
125         uintptr_t addr = cpu<<10 | which<<3;
126
127         #ifdef ROS_KERNEL
128                 int8_t state = 0;
129                 disable_irqsave(&state);
130                 hi = load_iobus(0,addr);
131                 lo = load_iobus(0,addr+4);
132                 enable_irqsave(&state);
133         #else
134                 // can't use two load_iobuses in userspace because of atomicity
135                 asm volatile("mov %2,%%o0; ta 9"
136                              : "=r"(hi),"=r"(lo) : "r"(addr));
137         #endif
138         return (((uint64_t)hi) << 32) | lo;
139 }
140
141 static __inline void
142 cpu_relax(void)
143 {
144         int ctr = 8;
145         asm volatile("1: deccc %0; bne 1b; nop" :
146                      "=r"(ctr) : "0"(ctr) : "cc","memory");
147 }
148
149 static __inline void
150 clflush(uintptr_t* addr)
151 {
152         asm volatile("flush %0" : : "r"(addr));
153 }
154
155 static __inline int
156 irq_is_enabled(void)
157 {
158         return (read_psr() & PSR_PIL) == 0;
159 }
160
161 static __inline uint32_t
162 core_id(void)
163 {
164         uint32_t reg;
165         asm ("mov %" XSTR(CORE_ID_REG) ",%0" : "=r"(reg));
166         return reg;
167 }
168
169 static __inline void
170 cache_flush(void)
171 {
172 }
173
174 static __inline void
175 reboot(void)
176 {
177         extern void appserver_die(uintptr_t code);
178         appserver_die(0);
179         while(1);
180 }
181
182 static __inline void
183 lcr3(uint32_t val)
184 {
185         mmu_context_tables[core_id()][0] = val >> 4 | PTE_PTD;
186         tlbflush();
187 }
188
189 static __inline uint32_t
190 rcr3(void)
191 {
192         return (mmu_context_tables[core_id()][0] & ~0x3) << 4;
193 }
194
195 #endif /* !__ASSEMBLER__ */
196
197 #endif /* !ROS_INC_X86_H */