Clean up the PTE() macro (XCC)
[akaros.git] / kern / arch / riscv / ros / mmu.h
1 /* Contains macros and constants for the kernel VM mapping, page tables,
2  * definitions for the RISC-V MMU, etc. */
3
4 #pragma once
5
6 /* **************************************** */
7 /* Kernel Virtual Memory Mapping  (not really an MMU thing) */
8
9 // All physical memory mapped at this address
10 #ifdef __riscv64
11 # define KERNBASE       0xFFFFFC0000000000
12 # define ULIM           0x0000040000000000
13 # define KERN_LOAD_ADDR 0xFFFFFFFF80000000
14 # define KERN_VMAP_TOP          KERN_LOAD_ADDR // upper 2GB reserved (see mmu_init)
15 # define NPTLEVELS                       3
16 # define L1PGSHIFT              (13+10+10)
17 # define L1PGSIZE        (1L << L1PGSHIFT)
18 # define L2PGSHIFT                 (13+10)
19 # define L2PGSIZE        (1L << L2PGSHIFT)
20 # define L3PGSHIFT                    (13)
21 # define L3PGSIZE        (1L << L3PGSHIFT)
22 # define PGSHIFT                 L3PGSHIFT
23 # define PTSIZE                   L2PGSIZE
24 #else
25 # define KERNBASE               0x80000000
26 # define ULIM                   0x7F000000
27 # define KERN_LOAD_ADDR           KERNBASE
28 # define KERN_VMAP_TOP                  0xfec00000
29 # define NPTLEVELS                       2
30 # define L1PGSHIFT                 (13+11)
31 # define L1PGSIZE         (1 << L1PGSHIFT)
32 # define L2PGSHIFT                      13
33 # define L2PGSIZE         (1 << L2PGSHIFT)
34 # define PGSHIFT                 L2PGSHIFT
35 # define PTSIZE                   L1PGSIZE
36 #endif
37
38 /* All arches must define this, which is the lower limit of their static
39  * mappings, and where the dynamic mappings will start. */
40 #define KERN_DYN_TOP    KERNBASE
41
42 /* **************************************** */
43 /* Page table constants, macros, etc */
44
45 #define PGSIZE (1 << PGSHIFT)
46
47 // RV64 virtual addresses are 48 bits, sign-extended out to 64 bits,
48 // creating a hole between 0x0000 7FFF FFFF FFFF and 0xFFFF 8000 0000 0000.
49 // Bits 11-0 are the page offset; L1/L2/L3/L4 page table indices are given
50 // by bits 47-39, 38-30, 29-21, and 20-12, respectively.
51 //
52 // In RV32, virtual addresses are 32 bits; bits 11-0 are the page offset;
53 // and L1/L2 page table indices are given by bits 31-22 and 21-12,
54 // respectively.
55 //
56 // In both cases, the last-level page size is 4KB, as is the page table size.
57
58 // page number field of address
59 #define LA2PPN(la)      (((uintptr_t) (la)) >> PGSHIFT)
60
61 // page number field of PPN
62 #define PTE2PPN(pte)    (((uintptr_t) (pte)) >> PTE_PPN_SHIFT)
63
64 // index into L1 PT
65 #define L1X(la)         ((((uintptr_t) (la)) >> L1PGSHIFT) & (NPTENTRIES-1))
66
67 // index into L2 PT
68 #define L2X(la)         ((((uintptr_t) (la)) >> L2PGSHIFT) & (NPTENTRIES-1))
69
70 #ifdef __riscv64
71 // index into L3 PT
72 #define L3X(la)         ((((uintptr_t) (la)) >> L3PGSHIFT) & (NPTENTRIES-1))
73
74 // index into L4 PT
75 #define L4X(la)         ((((uintptr_t) (la)) >> L4PGSHIFT) & (NPTENTRIES-1))
76
77 #endif
78
79 // offset in page
80 #define PGOFF(la)       (((uintptr_t) (la)) & (PGSIZE-1))
81
82 // construct PTD from physical address
83 #define PTD(pa) (((uintptr_t)(pa) >> PGSHIFT << PTE_PPN_SHIFT) | PTE_T)
84
85 // Page directory and page table constants
86 #define NPTENTRIES (PGSIZE/sizeof(pte_t))
87
88 // Page table/directory entry flags.
89 #define PTE_T    0x001 // Entry is a page Table descriptor
90 #define PTE_E    0x002 // Entry is a page table Entry
91 #define PTE_R    0x004 // Referenced
92 #define PTE_D    0x008 // Dirty
93 #define PTE_UX   0x010 // User eXecute permission
94 #define PTE_UW   0x020 // User Read permission
95 #define PTE_UR   0x040 // User Write permission
96 #define PTE_SX   0x080 // Supervisor eXecute permission
97 #define PTE_SW   0x100 // Supervisor Read permission
98 #define PTE_SR   0x200 // Supervisor Write permission
99 #define PTE_PERM (PTE_SR | PTE_SW | PTE_SX | PTE_UR | PTE_UW | PTE_UX)
100 #define PTE_PPN_SHIFT 13
101 #define PTE_NOCACHE     0 // PTE bits to turn off caching, if possible
102
103 // commly used access modes
104
105 #warning "Review RISCV PTEs.  Maybe want PTE_E/PTE_R?"
106         /* arch-indep code doesn't set PTE_P, it just sets a perm */
107
108
109 #define PTE_KERN_RW     (PTE_SR | PTE_SW | PTE_SX)
110 #define PTE_KERN_RO     (PTE_SR | PTE_SX)
111 #define PTE_USER_RW     (PTE_SR | PTE_SW | PTE_UR | PTE_UW | PTE_UX)
112 #define PTE_USER_RO     (PTE_SR | PTE_UR | PTE_UX)
113 #define PTE_NONE        0
114
115 #warning "probably remove this"
116 // x86 equivalencies
117 #define PTE_P      PTE_E
118
119 // address in page table entry
120 #define PTE_ADDR(pte)   ((physaddr_t) (pte) & ~(PGSIZE-1))
121
122 // address in page table descriptor
123 #define PTD_ADDR(ptd)   PTE_ADDR(ptd)
124
125 // MMU Control Register flags
126 #define MMU_CR_E        0x00000001      // Protection Enable
127 #define MMU_CR_NF       0x00000002      // No Fault mode
128 #define MMU_CR_PSO      0x00000080      // Partial Store Order (TSO disabled)
129
130 // MMU Fault Status Register flags
131 #define MMU_FSR_USER    0x00000020      // Fault caused by user-space access
132 #define MMU_FSR_EX      0x00000040      // Fault occured in instruction-space
133 #define MMU_FSR_WR      0x00000080      // Fault caused by a store
134
135 // MMU Register Addresses
136 #define MMU_REG_CTRL    0x00000000      // MMU Control Register
137 #define MMU_REG_CTXTBL  0x00000100      // MMU Context Table Pointer Register
138 #define MMU_REG_CTX     0x00000200      // MMU Context Register
139 #define MMU_REG_FSR     0x00000300      // MMU Fault Status Register
140 #define MMU_REG_FAR     0x00000400      // MMU Fault Address Register
141
142 // we must guarantee that for any PTE, exactly one of the following is true
143 #define PAGE_PRESENT(pte) ((pte) & PTE_P)
144 #define PAGE_UNMAPPED(pte) ((pte) == 0)
145 #define PAGE_PAGED_OUT(pte) (!PAGE_PRESENT(pte) && !PAGE_UNMAPPED(pte))
146 #define NOVPT
147
148 #ifndef __ASSEMBLER__
149 typedef unsigned long pte_t;
150 typedef unsigned long pgdir_t;
151 #endif
152
153 /* Same as VPT but read-only for users */
154 #define UVPT            (ULIM - PTSIZE)
155
156 /* Arbitrary boundary between the break and the start of
157  * memory returned by calls to mmap with addr = 0 */
158 #define BRK_END 0x40000000