14ebc79bcbbfb5087de137c5fa74769911df6e4a
[akaros.git] / kern / arch / riscv / ros / mmu.h
1 /* Contains macros and constants for the kernel VM mapping, page tables,
2  * definitions for the RISC-V MMU, etc. */
3
4 #ifndef ROS_INC_ARCH_MMU_H
5 #define ROS_INC_ARCH_MMU_H
6
7 /* **************************************** */
8 /* Kernel Virtual Memory Mapping  (not really an MMU thing) */
9
10 // All physical memory mapped at this address
11 #ifdef __riscv64
12 # define KERNBASE       0xFFFFFC0000000000
13 # define ULIM           0x0000040000000000
14 # define KERN_LOAD_ADDR 0xFFFFFFFF80000000
15 # define KERN_VMAP_TOP          KERN_LOAD_ADDR // upper 2GB reserved (see mmu_init)
16 # define NPTLEVELS                       3
17 # define L1PGSHIFT              (13+10+10)
18 # define L1PGSIZE        (1L << L1PGSHIFT)
19 # define L2PGSHIFT                 (13+10)
20 # define L2PGSIZE        (1L << L2PGSHIFT)
21 # define L3PGSHIFT                    (13)
22 # define L3PGSIZE        (1L << L3PGSHIFT)
23 # define PGSHIFT                 L3PGSHIFT
24 # define PTSIZE                   L2PGSIZE
25 #else
26 # define KERNBASE               0x80000000
27 # define ULIM                   0x7F000000
28 # define KERN_LOAD_ADDR           KERNBASE
29 # define KERN_VMAP_TOP                  0xfec00000
30 # define NPTLEVELS                       2
31 # define L1PGSHIFT                 (13+11)
32 # define L1PGSIZE         (1 << L1PGSHIFT)
33 # define L2PGSHIFT                      13
34 # define L2PGSIZE         (1 << L2PGSHIFT)
35 # define PGSHIFT                 L2PGSHIFT
36 # define PTSIZE                   L1PGSIZE
37 #endif
38
39 /* All arches must define this, which is the lower limit of their static
40  * mappings, and where the dynamic mappings will start. */
41 #define KERN_DYN_TOP    KERNBASE
42
43 /* **************************************** */
44 /* Page table constants, macros, etc */
45
46 #define PGSIZE (1 << PGSHIFT)
47
48 // RV64 virtual addresses are 48 bits, sign-extended out to 64 bits,
49 // creating a hole between 0x0000 7FFF FFFF FFFF and 0xFFFF 8000 0000 0000.
50 // Bits 11-0 are the page offset; L1/L2/L3/L4 page table indices are given
51 // by bits 47-39, 38-30, 29-21, and 20-12, respectively.
52 //
53 // In RV32, virtual addresses are 32 bits; bits 11-0 are the page offset;
54 // and L1/L2 page table indices are given by bits 31-22 and 21-12,
55 // respectively.
56 //
57 // In both cases, the last-level page size is 4KB, as is the page table size.
58
59 // page number field of address
60 #define LA2PPN(la)      (((uintptr_t) (la)) >> PGSHIFT)
61
62 // page number field of PPN
63 #define PTE2PPN(pte)    (((uintptr_t) (pte)) >> PTE_PPN_SHIFT)
64
65 // index into L1 PT
66 #define L1X(la)         ((((uintptr_t) (la)) >> L1PGSHIFT) & (NPTENTRIES-1))
67
68 // index into L2 PT
69 #define L2X(la)         ((((uintptr_t) (la)) >> L2PGSHIFT) & (NPTENTRIES-1))
70
71 #ifdef __riscv64
72 // index into L3 PT
73 #define L3X(la)         ((((uintptr_t) (la)) >> L3PGSHIFT) & (NPTENTRIES-1))
74
75 // index into L4 PT
76 #define L4X(la)         ((((uintptr_t) (la)) >> L4PGSHIFT) & (NPTENTRIES-1))
77
78 // construct linear address from indexes and offset
79 #define PGADDR(l1, l2, l3, l4, o) ((uintptr_t) ((l1) << L1PGSHIFT | (l2) << L2PGSHIFT | (l3) << L3PGSHIFT | (l4) << L4PGSHIFT | (o)))
80 #else
81 // construct linear address from indexes and offset
82 #define PGADDR(l1, l2, o) ((uintptr_t) ((l1) << L1PGSHIFT | (l2) << L2PGSHIFT | (o)))
83 #endif
84
85 // offset in page
86 #define PGOFF(la)       (((uintptr_t) (la)) & (PGSIZE-1))
87
88 // construct PTE from PPN and flags
89 #define PTE(ppn, flags) ((ppn) << PTE_PPN_SHIFT | (flags))
90
91 // construct PTD from physical address
92 #define PTD(pa) (((uintptr_t)(pa) >> PGSHIFT << PTE_PPN_SHIFT) | PTE_T)
93
94 // Page directory and page table constants
95 #define NPTENTRIES (PGSIZE/sizeof(pte_t))
96
97 // Page table/directory entry flags.
98 #define PTE_T    0x001 // Entry is a page Table descriptor
99 #define PTE_E    0x002 // Entry is a page table Entry
100 #define PTE_R    0x004 // Referenced
101 #define PTE_D    0x008 // Dirty
102 #define PTE_UX   0x010 // User eXecute permission
103 #define PTE_UW   0x020 // User Read permission
104 #define PTE_UR   0x040 // User Write permission
105 #define PTE_SX   0x080 // Supervisor eXecute permission
106 #define PTE_SW   0x100 // Supervisor Read permission
107 #define PTE_SR   0x200 // Supervisor Write permission
108 #define PTE_PERM (PTE_SR | PTE_SW | PTE_SX | PTE_UR | PTE_UW | PTE_UX)
109 #define PTE_PPN_SHIFT 13
110
111 // commly used access modes
112 #define PTE_KERN_RW     (PTE_SR | PTE_SW | PTE_SX)
113 #define PTE_KERN_RO     (PTE_SR | PTE_SX)
114 #define PTE_USER_RW     (PTE_SR | PTE_SW | PTE_UR | PTE_UW | PTE_UX)
115 #define PTE_USER_RO     (PTE_SR | PTE_UR | PTE_UX)
116
117 // x86 equivalencies
118 #define PTE_P      PTE_E
119 #define NPDENTRIES NPTENTRIES
120 #define PDX(la)    L1X(la)                      // for env stuff
121
122 // address in page table entry
123 #define PTE_ADDR(pte)   ((physaddr_t) (pte) & ~(PGSIZE-1))
124
125 // address in page table descriptor
126 #define PTD_ADDR(ptd)   PTE_ADDR(ptd)
127
128 // MMU Control Register flags
129 #define MMU_CR_E        0x00000001      // Protection Enable
130 #define MMU_CR_NF       0x00000002      // No Fault mode
131 #define MMU_CR_PSO      0x00000080      // Partial Store Order (TSO disabled)
132
133 // MMU Fault Status Register flags
134 #define MMU_FSR_USER    0x00000020      // Fault caused by user-space access
135 #define MMU_FSR_EX      0x00000040      // Fault occured in instruction-space
136 #define MMU_FSR_WR      0x00000080      // Fault caused by a store
137
138 // MMU Register Addresses
139 #define MMU_REG_CTRL    0x00000000      // MMU Control Register
140 #define MMU_REG_CTXTBL  0x00000100      // MMU Context Table Pointer Register
141 #define MMU_REG_CTX     0x00000200      // MMU Context Register
142 #define MMU_REG_FSR     0x00000300      // MMU Fault Status Register
143 #define MMU_REG_FAR     0x00000400      // MMU Fault Address Register
144
145 // we must guarantee that for any PTE, exactly one of the following is true
146 #define PAGE_PRESENT(pte) ((pte) & PTE_P)
147 #define PAGE_UNMAPPED(pte) ((pte) == 0)
148 #define PAGE_PAGED_OUT(pte) (!PAGE_PRESENT(pte) && !PAGE_UNMAPPED(pte))
149 #define NOVPT
150
151 #ifndef __ASSEMBLER__
152 typedef unsigned long pte_t;
153 typedef unsigned long pde_t;
154 #endif
155
156 #endif /* ROS_INC_ARCH_MMU_H */