code changes for new RISC-V GCC toolchain
[akaros.git] / kern / arch / riscv / pcr.h
1 #ifndef _RISCV_COP0_H
2 #define _RISCV_COP0_H
3
4 #define SR_ET    0x0000000000000001
5 #define SR_EF    0x0000000000000002
6 #define SR_EV    0x0000000000000004
7 #define SR_EC    0x0000000000000008
8 #define SR_PS    0x0000000000000010
9 #define SR_S     0x0000000000000020
10 #define SR_UX    0x0000000000000040
11 #define SR_SX    0x0000000000000080
12 #define SR_IM    0x000000000000FF00
13 #define SR_VM    0x0000000000010000
14
15 #define SR_IM_SHIFT 8
16
17 #define PCR_SR       0
18 #define PCR_EPC      1
19 #define PCR_BADVADDR 2
20 #define PCR_EVEC     3
21 #define PCR_COUNT    4
22 #define PCR_COMPARE  5
23 #define PCR_CAUSE    6
24 #define PCR_IPI      7
25 #define PCR_MEMSIZE  8
26 #define PCR_PTBR     9
27 #define PCR_COREID   10
28 #define PCR_NUMCORES 12
29 #define PCR_TOHOST   16
30 #define PCR_FROMHOST 17
31 #define PCR_CONSOLE  18
32 #define PCR_K0       24
33 #define PCR_K1       25
34
35 #define CR_FSR       0
36 #define CR_TID       29
37
38 #define MEMSIZE_SHIFT 12
39
40 #define TIMER_PERIOD 0x1000
41
42 #define IPI_IRQ   5
43 #define TIMER_IRQ 7
44 #define NIRQ 8
45
46 #define CAUSE_EXCCODE 0x000000FF
47 #define CAUSE_IP      0x0000FF00
48 #define CAUSE_EXCCODE_SHIFT 0
49 #define CAUSE_IP_SHIFT      8
50
51 #define CAUSE_MISALIGNED_FETCH 0
52 #define CAUSE_FAULT_FETCH 1
53 #define CAUSE_ILLEGAL_INSTRUCTION 2
54 #define CAUSE_PRIVILEGED_INSTRUCTION 3
55 #define CAUSE_FP_DISABLED 4
56 #define CAUSE_INTERRUPT 5
57 #define CAUSE_SYSCALL 6
58 #define CAUSE_BREAKPOINT 7
59 #define CAUSE_MISALIGNED_LOAD 8
60 #define CAUSE_MISALIGNED_STORE 9
61 #define CAUSE_FAULT_LOAD 10
62 #define CAUSE_FAULT_STORE 11
63 #define CAUSE_VECTOR_DISABLED 12
64 #define NUM_CAUSES 13
65
66 #define ASM_CR(r)   _ASM_CR(r)
67 #define _ASM_CR(r)  cr##r
68
69 #ifndef __ASSEMBLER__
70
71 #define mtpcr(reg,val) ({ long __tmp = (long)(val); \
72           asm volatile ("mtpcr %0,cr%1"::"r"(__tmp),"i"(reg)); })
73
74 #define mfpcr(reg) ({ long __tmp; \
75           asm volatile ("mfpcr %0,cr%1" : "=r"(__tmp) : "i"(reg)); \
76           __tmp; })
77
78 #define irq_disable() asm volatile("di")
79 #define irq_enable() asm volatile("ei")
80
81 #endif
82
83 #endif